本文件包含 4 个 Verilog HDL 的 testbench 编写示例，均与 CPU 接口的仿真有关。 7-1：使用 $random 产生激励，用 $display 输出仿真结果。 7-2：写数据源是从文件 Read_In_File.txt 中读入的，读出数据被写入到另一个文件 Write_Out_File 中。 7-3：单顶层 testbench 示例。 7-4：多顶层 testbench 示例。 具体请参考博客：https://josh-gao.blog.csdn.net/articl