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  1. PlanAhead使用简介

  2. PlanAhead使用简介,如何使用PlanAhead实现区域约束及器件约束,为FPGA高级应用
  3. 所属分类:硬件开发

    • 发布日期:2012-06-23
    • 文件大小:1mb
    • 提供者:zhangbotm
  1. 阿光教你使用planAhead(planAhead快速入门)

  2. 绝对原创,不看后悔,教你planAhead快速入门。 planAhead---FPGA工程师的必经之路。
  3. 所属分类:硬件开发

    • 发布日期:2012-11-05
    • 文件大小:956kb
    • 提供者:supenman_mwg
  1. xilinx planahead与chipscope的联合使用

  2. 讲述了如何将两个工具联合起来用于硬件的开发、调试
  3. 所属分类:硬件开发

    • 发布日期:2012-12-04
    • 文件大小:774kb
    • 提供者:gtr496
  1. Xilinx planahead官方培训教程

  2. xilinx最新布线工具的官方培训教程,主要讲解pblocks工具的使用方法,详细并且专业
  3. 所属分类:硬件开发

    • 发布日期:2014-07-03
    • 文件大小:1mb
    • 提供者:shenyongshen
  1. PlanAhead_Tutorial_RTL_Design_IP

  2. PlanAhead教程。基于Xilinx的编程平台,该文档用于PlanAhead的RTL的使用教程
  3. 所属分类:硬件开发

    • 发布日期:2015-02-04
    • 文件大小:2mb
    • 提供者:lilong13
  1. 使用PlanAhead进行FPGA部分动态重配设计

  2. 部分重配置Partial Reconfiguration(PR)是一种动态修改逻辑模块的技术,通过在不妨碍其它逻辑运行的同时下载部分比特位文件来实现。
  3. 所属分类:电信

    • 发布日期:2018-09-11
    • 文件大小:3mb
    • 提供者:xyy174510
  1. 软硬FPGA软硬件协同设计 视频.txt

  2. 课程简介 该课程是FPGA在嵌入式系统领域的应用,以XILINX的MICROBLAZE 32位软核处理器为载体,介绍嵌入式系统中软件和硬件协同设计和协同调试的方法,诠释All Programmable在嵌入式系统设计中的重要意义。 分享到: 课程目录 课程讨论 第35讲:Vivado高级设计技术 5 634 第34讲:基于HLS实现矩阵相乘 5 603 第33讲:基于HLS实现时序逻辑 5 288 第32讲:在Vivado中看逻辑门的内部逻辑结构 5 857 第31讲:从组合逻辑、时序逻辑和矩
  3. 所属分类:专业指导

    • 发布日期:2019-05-25
    • 文件大小:114byte
    • 提供者:drjiachen
  1. Xilinx FPGA LVDS应用.docx

  2. Xilinx FPGA中,主要通过原语实现差分信号的收发:OBUFDS(差分输出BUF),IBUFDS(差分输入BUF),若没有使用差分信号原语,则在引脚电平上没有LVDS的选项(IO Planning PlanAhead)......
  3. 所属分类:硬件开发

    • 发布日期:2019-06-03
    • 文件大小:329kb
    • 提供者:bfrljt
  1. main.cyyyyyyyyyyyyyy

  2. 学习使用按钮式Vivado集成开发环境(IDE) 对大多数用户而言应当相对比较简单,特别是用户已有ISE PlanAhead工具的使用经验,那就更容易了。随着用户不断熟悉Vivado IDE,还可利用不断推出的新特性以及GUI 内置的分析和优化功能,轻松优化性能、功耗和资源利用。
  3. 所属分类:VR

    • 发布日期:2019-09-27
    • 文件大小:2kb
    • 提供者:qq_42200021
  1. PlanAhead使用

  2. PlanAhead使用,planAhead时以后赛灵思开发工具的趋势
  3. 所属分类:硬件开发

    • 发布日期:2012-11-05
    • 文件大小:956kb
    • 提供者:supenman_mwg
  1. 基于FPGA的八通道高速ADC的时序设计

  2. 针对八通道采样器AD9252的高速串行数据接口的特点,提出了一种基于FPGA时序约束 的高速解串方法。使用Xilinx公司的FPGA接收高速串行数据,利用FPGA内部的时钟管理模块DCM、位置约束和底层工具Planahead实现高速串并转换中数据建立时间和保持时间的要求,实现并行数据的正确输出。最后通过功能测试和时序测试,验证了设计的正确性。此方法可适用于高端和低端FPGA,提高了系统设计的灵活性,降低了系统的成本。
  3. 所属分类:其它

    • 发布日期:2020-07-31
    • 文件大小:73kb
    • 提供者:weixin_38652090
  1. EDA/PLD中的XILINX 推出PLANAHEAD 8.1

  2. 赛灵思公司 (Xilinx) 今天宣布即日起推出其 PlanAhead软件的最新版本,该层次化设计与分析解决方案和赛灵思 ISE:trade_mark: 软件结合使用,可使赛灵思 Virtex-4:trade_mark: 和 Spartan:trade_mark:-3 FPGA 实现比竞争解决方案高出两个速度等级的性能优势。该新版本还通过简化对赛灵思 FPGA 的局部重配置功能,大大节省了成本、尺寸和功耗。PlanAhead 8.1新增的生产率增强特性还包括 ExploreAhead 功能,该功
  3. 所属分类:其它

    • 发布日期:2020-12-10
    • 文件大小:60kb
    • 提供者:weixin_38711369
  1. EDA/PLD中的使用 PlanAhead Design 工具提高设计性能

  2. PlanAhead 软件提供了一种解决方案   越来越多的客户在赛灵思:registered: PlanAhead:trade_mark: 设计分析工具提供的层次化设计方法学中找到解决方案。PlanAhead 软件为 FPGA 设计流程增加了可视性和控制。通过解决物理方面(介于逻辑综合和实现工艺之间)的问题,您可在您的设计结果中实现性能的提高。   虽然先进的 FPGA 综合产品为几百万门设计提供极高的自动优化水平,许多设计者仍需要具有更多启发性的技术,以达到最佳性能目标。通过提供早期分
  3. 所属分类:其它

    • 发布日期:2020-12-08
    • 文件大小:105kb
    • 提供者:weixin_38640150