以太网PHY大多使用90nm技术制造，但芯片制造商即将推出采用65nm工艺技术制造的尺寸更小的产品。事实表明，采用这些先进的制造工艺时，在CMOS上实现有效的芯片级ESD保护是不切实际的，因为芯片面积太小无法提供系统级鲁棒性，另外要实现有效的芯片级保护成本也过高。为满足全球标准的要求、并保证系统的可靠性，时下基于以太网的系统设计越来越强烈地要求使用更好的片外电路保护。

随着以太网在联网领域激增，在10/100和Gb端口上采用PoE(以太网供电)的系统也在迅速增加。通过以太网电缆给远程设备供电的好处和成本优势使许多应用(包括IP电话、数字视频监控、WLAN接入点及其他低压网络连接的系统)得以实现。 　　典型的PoE系统利用供电设备(PSE)通过以太网双绞线把直流电压发送到远程受电设备(PD)。由于PoE系统经常受到瞬态电压的威胁，在设计时需要考虑的重要问题之一，就是保护以太网物理层收发器(PHY)能够抵御过压冲击。 　　在PoE应用增长的同时，以太网PHY的