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  1. NIOS入门实例（跑马灯和LCD显示）

  2. 用Quartus II 7.2 、Nios II 7.2 IDE实现8个LED灯轮流点亮的设计详细过程。word 文档格式。

  3. 所属分类：iOS

    • 发布日期：2009-05-06
    • 文件大小：1048576
    • 提供者：wanghongmei99

  1. EDA相关教程及新手入门PPT

  2. ··· 第3章 Quartus II软件及其使用 第4章 VHDL应用实例 第6章 常用EDA工具软件 第7章 EDA技术综合设计应用 ··· 第10章 EDA技术在全国大学生电子设计竞赛中的应用

  3. 所属分类：专业指导

    • 发布日期：2009-06-03
    • 文件大小：9437184
    • 提供者：ll177140

  1. 使用Verilog HDL语言写的关于实现对ADC、MDC控制的程序

  2. 个人学习Verilog HDL以来写的第一个程序，所以其中可能有不完善的地方，供各位参考。大虾直接无视…… 使用的晶振频率为40Mhz,通过16分频得到250Khz的信号adcclk输出控制TLC0831，再经过10000分频得到40ms的信号控制MDC，最终完成1s一个MDC的切换，采样后的数据采用三个字节传送数据，第一个字节为0，作为标志位使用；第二个字节的8bit前四位为MDC编号，后四位为采样序号，MDC编号从0-9，采样序号从1-10；第三个字节为数据位，数据范围从1-255；使用r

  3. 所属分类：嵌入式

    • 发布日期：2010-05-19
    • 文件大小：10240
    • 提供者：mrfengguanghui

  1. EDA多功能数字计时器设计

  2. 运用集成电路的工作原理和使用方法，在单元电路的基础上进行小型数字系统设计，结合计算机仿真技术，利用数字电路的相关软件进行基础仿真，主要使用QuartusⅡ7.2软件对电路进行设计，并下载到SmartSOPC实验系统中进行硬件调试，以实现一个24小时数字计时器，可完成00：00：00~23：59：59的计时功能，并在控制电路的作用下具有清零、保持、快速校分、快速校时、整点报时功能、星期、闹钟、彩铃功能等。

  3. 所属分类：嵌入式

    • 发布日期：2010-05-22
    • 文件大小：1048576
    • 提供者：echoufo

  1. 基于VHDL的串行同步通信SPI设计

  2. 目 录 1引言 6 2 SPI简介 6 2.1 SPI协议和工作原理 6 2.2波特率 7 3 模块设计 7 3.1 顶层模块RTL综合 7 3.2波特率发生器模块 8 3.3 SDO数据发送模块 9 3.4 SDI数据接收模块 10 3.5 数码管显示模块 11 4 实验验证 12 4.1实验验证方案选择 12 4.2实验现象 12 5 结论与问题讨论 12 5.1完成设计要求的程度 12 5.2遇到的问题及解决方法 13 5.3存在的不足及改进思路 13 5.4心得体会 13 参考文献 1

  3. 所属分类：其它

    • 发布日期：2010-06-09
    • 文件大小：310272
    • 提供者：a25160223

  1. DE2-70实验指导书2.90版

  2. FPGA和HDL学习、设计、验证的指导书。合适于高等院校。特别适合国内使用DE2-70实验平台的80多所高等院校相关教研室的师生。它是altera公司的FPGA实验平台。 适合quartus 7.2版到9.0版的硬件电路设计或者Nios II的应用实验和应用开发。

  3. 所属分类：硬件开发

    • 发布日期：2010-08-01
    • 文件大小：7340032
    • 提供者：yujianxn

  1. BCD对七段显示器译码器的实验报告

  2. 利Quartus II 7.2软件设计和仿真 七段显示译码器，包含实现的程序代码，和功能仿真图。实验目的，内容，步骤，等！

  3. 所属分类：嵌入式

    • 发布日期：2010-09-05
    • 文件大小：130048
    • 提供者：huhehaote315

  1. Quaturs_Crack_10.0_SP1_Windows

  2. 1.先安装Quartus II 10.0 SP1软件(默认是32/64-Bit一起安装)： 2.用Quartus_10.0_sp1_x86破解器(内部版).exe破解C:\altera\10.0SP1\quartus\bin下的sys_cpt.dll文件（运行Quartus_10.0_sp1_x86破解器(内部版).exe后,直接点击“应用补丁”，如果出现“未找到该文件。搜索该文件吗？”，点击“是”，（如果直接把该破解器Copy到C:\altera\10.0SP1\quartus\bin下，就

  3. 所属分类：C

    • 发布日期：2010-10-11
    • 文件大小：27648
    • 提供者：stonefame

  1. ps2键盘—码字接收

  2. quartus 7.2下的ps2键盘—码字接收—转换成为ASCII码 程序

  3. 所属分类：其它

    • 发布日期：2010-10-19
    • 文件大小：525312
    • 提供者：liujiang125

  1. Crack_QII_10.0_SP1_x86

  2. #首先安装Quartus II 10.0 SP1软件(默认是32/64-Bit一起安装)： #用Quartus_10.0_sp1_x86破解器(内部版).exe破解C:\altera\10.0SP1\quartus\bin下的sys_cpt.dll文件（运行Quartus_10.0_sp1_x86破解器(内部版).exe后,直接点击“应用补丁”，如果出现“未找到该文件。搜索该文件吗？”，点击“是”，（如果直接把该破解器Copy到C:\altera\10.0SP1\quartus\bin下，就不

  3. 所属分类：C

    • 发布日期：2010-11-16
    • 文件大小：13312
    • 提供者：qiaohao666666

  1. Quaturs_Crack_10.0_SP1_Windows

  2. 1.先安装Quartus II 10.0 SP1软件(默认是32/64-Bit一起安装)： 2.用Quartus_10.0_sp1_x86破解器(内部版).exe破解C:\altera\10.0SP1\quartus\bin下的sys_cpt.dll文件（运行Quartus_10.0_sp1_x86破解器(内部版).exe后,直接点击“应用补丁”，如果出现“未找到该文件。搜索该文件吗？”，点击“是”，（如果直接把该破解器Copy到C:\altera\10.0SP1\quartus\bin下，就

  3. 所属分类：C

    • 发布日期：2011-03-09
    • 文件大小：27648
    • 提供者：cwing

  1. 湖南工程学院象棋计时设计报告

  2. 用FPGA为核心器件,用VHDL为设计手段设计并制作一个用于棋类比赛的计时钟系统，功能要求如下： 1该计时钟可分别完成甲乙对规定用时的计时和规定时间用完后的读秒计时。 2规定甲乙双方各有2小时比赛规定用时，分别设计各方的用时定时器，并用数码管显示各方已用的时、分从0：00～1：59计时间隔为1S。 32小时规定时间用完后，每方限定在30秒内必须下出一步棋，此时定时器将完成对读秒时间的30S倒计时，并数码管显示此时过程30～00。若计时到零，则发生警报信号该方超时负。 4各定时器设置计时暂停/继

  3. 所属分类：软件测试

    • 发布日期：2011-07-06
    • 文件大小：268288
    • 提供者：hivensjuphen

  1. 高速图像数据记录装置的设计与实现

  2. 论文首先对系统设计要求进行了分析，提出了系统设计的工作流程和整体实现架构。紧接着对系统电源需求和功耗做了分析，完成了系统供电电路，并对输入图像信号RS-644格式进行了分析，以此开发了图像信号调理电路。然后，论文对IDE硬盘规范进行了理论分析，提出了以FLEX10K20为逻辑控制平台，TMS320LF2407为系统控制器把数据直接写入硬盘的存储电路实现方法并完成了硬件和软件设计。其中，系统逻辑设计在QuartusⅡ7.2开发环境下采用VHDL语言完成，DSP软件设计在CCS开发环境下采用汇编语

  3. 所属分类：硬件开发

    • 发布日期：2011-11-25
    • 文件大小：1048576
    • 提供者：peggylen

  1. Crack_QII70.rar

  2. #用于Quartus II 7.0 (32-Bit)： #用Quartus_II_7.0_dll破解器.exe破解C:\altera\70\quartus\bin下的sys_cpt.dll文件（运行Quartus_II_7.0_dll破解器.exe后,首先要点击“浏览”选中sys_cpt.dll，安装默认的sys_cpt.dll路径是在C:\altera\70\quartus\bin下，选中sys_cpt.dll后再点击“应用”。很多用户上来就点击“应用”，实际上并没有破解这个软件）。 #把l

  3. 所属分类：硬件开发

    • 发布日期：2013-01-19
    • 文件大小：5120
    • 提供者：fakayang

  1. Crack_QII71_b156.rar

  2. #用于Quartus II 7.0 (32-Bit)： #用Quartus_II_7.0_dll破解器.exe破解C:\altera\70\quartus\bin下的sys_cpt.dll文件（运行Quartus_II_7.0_dll破解器.exe后,首先要点击“浏览”选中sys_cpt.dll，安装默认的sys_cpt.dll路径是在C:\altera\70\quartus\bin下，选中sys_cpt.dll后再点击“应用”。很多用户上来就点击“应用”，实际上并没有破解这个软件）。 #把l

  3. 所属分类：硬件开发

    • 发布日期：2013-01-19
    • 文件大小：6144
    • 提供者：fakayang

  1. Quatus II 13.0 Crack

  2. #首先安装Quartus II 13.0软件（默认是32/64-Bit一起安装)： #用Quartus_II_13.0_x86破解器.exe破解C:\altera\13.0\quartus\bin下的sys_cpt.dll文件（运行Quartus_II_13.0_x86破解器.exe后,直接点击“应用补丁”，如果出现“未找到该文件。搜索该文件吗？”，点击“是”，（如果直接把该破解器Copy到C:\altera\13.0\quartus\bin下，就不会出现这个对话框，而是直接开始破解！）然后选

  3. 所属分类：其它

    • 发布日期：2013-08-13
    • 文件大小：14336
    • 提供者：suirosu

  1. 数字电子技术实习基于verilog语言的简易电子琴设计

  2. 数字电子实习，基于verilog语言设计简易电子琴实现高中低音，并可拓展自动播放一段音乐，自动播放的音乐由于时间设置短，播放较快。

  3. 所属分类：教育

    • 发布日期：2013-08-29
    • 文件大小：1048576
    • 提供者：woshi51tadie

  1. 通信原理课程设计——基于VHDL语言的（7，4）汉明码编译码的设计

  2. 本文主要介绍利用ALTERA公司的Quartus II软件实现（7，4）汉明码的编码和译码的设计，设计共分为三个模块：m序列产生与分组模块、编码模块、译码模块，实现m序列的分组输出。在QuartusII编辑环境下用VHDL文本输入的输入方法编制程序，经编译正确后进行波形仿真，调试，从而验证设计的正确性。 电路图、源程序、论文三合一，全！

  3. 所属分类：嵌入式

    • 发布日期：2009-03-28
    • 文件大小：261120
    • 提供者：baidu_39693336

  1. 电子测量中的某机载电台检测仪的跳频源的设计与实现

  2. 摘要：针对某机载电台技术指标的检测控制需求以及该电台激励信号和响应信号的特点,提出一种以FPGA(EP1C12)作为控制核心,采用DDS(AD9850)+PLL(MC145152)数字频率合成的跳频信号发生器的实现方案,介绍了该信号发生器的硬件组成框图及工作原理,并详细描述了各个模块的具体软件实现。通过QuartusⅡ7.0仿真,并将相应的程序加载到硬件平台中,证明已达到设计目的。该跳频信号源可在45.5MHz范围内实现全频段跳频。 　　引 言 　　为了保证机载电台的设计性能和通信质量，并且

  3. 所属分类：其它

    • 发布日期：2020-11-11
    • 文件大小：216064
    • 提供者：weixin_38732454

  1. 某机载电台检测仪的跳频源的设计与实现

  2. 摘要：针对某机载电台技术指标的检测控制需求以及该电台激励信号和响应信号的特点,提出一种以FPGA(EP1C12)作为控制,采用DDS(AD9850)+PLL(MC145152)数字频率合成的跳频信号发生器的实现方案,介绍了该信号发生器的硬件组成框图及工作原理,并详细描述了各个模块的具体软件实现。通过QuartusⅡ7.0仿真,并将相应的程序加载到硬件平台中,证明已达到设计目的。该跳频信号源可在45.5MHz范围内实现全频段跳频。 　　引 言 　　为了保证机载电台的设计性能和通信质量，并且各种

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：284672
    • 提供者：weixin_38657353
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