提出了基于欧氏算法和频谱分析相结合的RS码硬件编译码方法；利用FPGA芯片实现了GF（2 8）上最高速率为50Mbps、最大延时为640ns的流式译码方案，满足了高速率的RS编译码需求。

本文基于欧氏算法(Euclidean Algorithm)和IDFT相结合的RS解码方案利用FPGA芯片实现了GF（２８）上符号速率为32.5　MHz的流式解码方案,最大延时为640　ns，参数可以根据需要灵活设置。本方案在ALTERA公司的FLEX10KE系列的EPF10K130EQC240-1芯片上得到了实现，适宜于离散译码、流式译码，在添加一级缓存的情况下，同样适宜于连续译码。符号速率可以达到50 MHz以上(上述验证的时钟是50 MHz),达到了预期的设计要求。

提出了基于欧氏算法和频谱分析相结合的RS码硬件编译码方法；利用FPGA芯片实现了GF（28）上最高速率为50Mbps、最大延时为640ns的流式译码方案，满足了高速率的RS编译码需求。

差错控制编码技术对改善误码率、提高通信的可靠性具重要作用。RS码既可以纠正随机错误，又可以纠正突发错误，具有很强的纠错能力，在通信系统中应用广泛。由于RS码的译码复杂度高，数字运算量大，常见的硬件及软件译码方案大多不能满足高速率的传输需求，一般适用于10Mbps以下。本文提出的欧氏算法和频谱结构分析相结合的RS硬件解码方案，适用于FPGA单片实现，速率高、延迟小、通用性强、使用灵活。笔者在FPGA芯片上实现了GF（2 8）上符号速率为50Mbps的流式解码方案，最大延时为640ns，参数可以根据

摘要：提出了基于欧氏算法和频谱分析相结合的RS码硬件编译码方法；利用FPGA芯片实现了GF（2 8）上最高速率为50Mbps、最大延时为640ns的流式译码方案，满足了高速率的RS编译码需求。     关键词：RS码 FPGA 伴随式 关键方程 IDFT 差错控制编码技术对改善误码率、提高通信的可靠性具重要作用。RS码既可以纠正随机错误，又可以纠正突发错误，具有很强的纠错能力，在通信系统中应用广泛。由于RS码的译码复杂度高，数字运算量大，常见的硬件及软件译码方案大多不能满足高速率的传输需求