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  1. RS编解码VERILOG实现

  2. RS 编码器，译码器，主要采用FPGA来实现软件使用verilog语言，从原理到硬件的实现，进行了功能仿真 以及板上调试，验证正确

  3. 所属分类：嵌入式

    • 发布日期：2010-01-26
    • 文件大小：1mb
    • 提供者：wylxh

  1. rs编码的各类论文合集

  2. 关于RS编解码的各类期刊论文 。RS 码既可以纠正随机错误，又可以纠正突发错误，具有很强的纠错 能力，在通信系统中应用广泛。近些年来，随着软件无线电技术的发展，RS 编 码、译码一般都在通用的硬件平台上实现。通常采用基于FPGA 的VHDL 编码 硬件实现，或者在DSP、单片机上用C 和汇编编程软件实现

  3. 所属分类：嵌入式

    • 发布日期：2011-03-15
    • 文件大小：7mb
    • 提供者：ponywad584

  1. RS编译码的一种硬件解决方案

  2. 提出了基于欧氏算法和频谱分析相结合的RS码硬件编译码方法；利用FPGA芯片实现了GF（2 8）上最高速率为50Mbps、最大延时为640ns的流式译码方案，满足了高速率的RS编译码需求。

  3. 所属分类：IT管理

    • 发布日期：2011-08-01
    • 文件大小：134kb
    • 提供者：pinguo112

  1. RS编译码的FPGA实现

  2. RS编译码的FPGA实现

  3. 所属分类：硬件开发

    • 发布日期：2012-05-09
    • 文件大小：3mb
    • 提供者：xinyizhangwei

  1. RS编译码的FPGA实现研究_叶清贵.caj

  2. RS编译码的FPGA实现研究_叶清贵，这是一篇期刊文献，但是对于编译码RS的实现有着重要的作用。适合基础小白从头开始学起。亲测有用。推荐

  3. 所属分类：其它

    • 发布日期：2020-04-22
    • 文件大小：2mb
    • 提供者：wz9hkj88

  1. RS编码算法及FPGA实现_俞旋.caj

  2. RS编码算法及FPGA实现_俞旋，这是一篇期刊文献，但是对于编译码RS的实现有着重要的作用。适合基础小白从头开始学起。亲测有用。推荐

  3. 所属分类：其它

    • 发布日期：2020-04-22
    • 文件大小：1mb
    • 提供者：wz9hkj88

  1. 宽带无线接入网中的RS编译码硬件解决方案

  2. 本文基于欧氏算法(Euclidean Algorithm)和IDFT相结合的RS解码方案利用FPGA芯片实现了GF（２８）上符号速率为32.5　MHz的流式解码方案,最大延时为640　ns，参数可以根据需要灵活设置。本方案在ALTERA公司的FLEX10KE系列的EPF10K130EQC240-1芯片上得到了实现，适宜于离散译码、流式译码，在添加一级缓存的情况下，同样适宜于连续译码。符号速率可以达到50 MHz以上(上述验证的时钟是50 MHz),达到了预期的设计要求。

  3. 所属分类：其它

    • 发布日期：2020-03-04
    • 文件大小：346kb
    • 提供者：weixin_38546817

  1. RS编解码VERILOG实现

  2. RS 编码器，译码器，主要采用FPGA来实现软件使用verilog语言，从原理到硬件的实现，进行了功能仿真 以及板上调试，验证正确

  3. 所属分类：嵌入式

    • 发布日期：2020-02-26
    • 文件大小：1mb
    • 提供者：qq_42814198

  1. RS编解码VERILOG实现

  2. RS 编码器，译码器，主要采用FPGA来实现软件使用verilog语言，从原理到硬件的实现，进行了功能仿真 以及板上调试，验证正确

  3. 所属分类：嵌入式

    • 发布日期：2020-01-25
    • 文件大小：1mb
    • 提供者：coffee2008yy

  1. RS编解码VERILOG实现

  2. RS 编码器，译码器，主要采用FPGA来实现软件使用verilog语言，从原理到硬件的实现，进行了功能仿真 以及板上调试，验证正确

  3. 所属分类：嵌入式

    • 发布日期：2020-07-15
    • 文件大小：1mb
    • 提供者：lemonzx2008

  1. 基于FPGA的RS(255，239)编译码器

  2. RS(Reed—Solomon)编码是一种具有较强纠错能力的多进制BCH编码，其既可纠正随机错误，又可纠正突发错误。RS编译码器广泛应用于通信和存储系统，为解决高速存储器中数据可靠性的问题，文中提出了RS编码的实现方法，并对编码进行了时序仿真。仿真结果表明，该译码器可实现良好的纠错功能。

  3. 所属分类：其它

    • 发布日期：2020-07-31
    • 文件大小：267kb
    • 提供者：weixin_38677260

  1. RS编译码的一种硬件解决方案

  2. 提出了基于欧氏算法和频谱分析相结合的RS码硬件编译码方法；利用FPGA芯片实现了GF（28）上最高速率为50Mbps、最大延时为640ns的流式译码方案，满足了高速率的RS编译码需求。

  3. 所属分类：其它

    • 发布日期：2020-07-29
    • 文件大小：81kb
    • 提供者：weixin_38733333

  1. 基于FPGA的RS(255，239)编译码器设计及实现方法

  2. RS编译码器广泛应用于通信和存储系统，为解决高速存储器中数据可靠性的问题，文中提出了RS编码的实现方法，并对编码进行了时序仿真。仿真结果表明，该译码器可实现良好的纠错功能。

  3. 所属分类：其它

    • 发布日期：2020-08-27
    • 文件大小：390kb
    • 提供者：weixin_38628310

  1. RS编码器的优化设计及FPGA实现

  2. 引言Reed-Solomon码首先是由Reed和Solomon两人于1960年提出来的，简称为RS码。这是一类具有很强纠错能力的多进制BCH码，既能纠正随机错误，也能纠正突发错误，也是一类典型的代数几何码。RS码一直以来都是国际通信领域研究的热点之一。本文以战术军用通信系统的首选码RS(31，15)码为例，对生成多项式进行了优化，并采用查表法的原理极大地提高了编码器运算数据的能力，缩短了运算周期，最终利用VHDL语言编译，在FPGA中实现，得到了正确的RS编译码。1RS编码原理能纠正t个错误的R

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：681kb
    • 提供者：weixin_38678394

  1. RS编译码的硬件解决方案

  2. 差错控制编码技术对改善误码率、提高通信的可靠性具重要作用。RS码既可以纠正随机错误，又可以纠正突发错误，具有很强的纠错能力，在通信系统中应用广泛。由于RS码的译码复杂度高，数字运算量大，常见的硬件及软件译码方案大多不能满足高速率的传输需求，一般适用于10Mbps以下。本文提出的欧氏算法和频谱结构分析相结合的RS硬件解码方案，适用于FPGA单片实现，速率高、延迟小、通用性强、使用灵活。笔者在FPGA芯片上实现了GF（2 8）上符号速率为50Mbps的流式解码方案，最大延时为640ns，参数可以根据

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：363kb
    • 提供者：weixin_38612304

  1. EDA/PLD中的基于FPGA的RS（255，239）编译码器设计

  2. RS（Reed-Solomon）编码是一种具有较强纠错能力的多进制BCH编码，其既可纠正随机错误，又可纠正突发错误。RS编译码器广泛应用于通信和存储系统，为解决高速存储器中数据可靠性的问题，文中提出了RS编码的实现方法，并对编码进行了时序仿真。仿真结果表明，该译码器可实现良好的纠错功能。 　　RS（Reed-Solomon）码是差错控制领域中的一种重要线性分组码，既能纠正随机错误，又能纠正突发错误，且由于其出色的纠错能力，已被NASA、ESA、CCSDS等空间组织接受，用于空间信道纠错。本文研

  3. 所属分类：其它

    • 发布日期：2020-10-19
    • 文件大小：354kb
    • 提供者：weixin_38729269

  1. 通信与网络中的RS通信编码器的优化设计及FPGA实现

  2. 引言 　　Reed-Solomon码首先是由Reed和Solomon两人于1960年提出来的，简称为RS码。这是一类具有很强纠错能力的多进制BCH码，既能纠正随机错误，也能纠正突发错误，也是一类典型的代数几何码。RS码一直以来都是国际通信领域研究的热点之一。 　　本文以战术军用通信系统的首选码RS(31，15)码为例，对生成多项式进行了优化，并采用查表法的原理极大地提高了编码器运算数据的能力，缩短了运算周期，最终利用VHDL语言编译，在FPGA中实现，得到了正确的RS编译码。 　　1 RS

  3. 所属分类：其它

    • 发布日期：2020-11-04
    • 文件大小：494kb
    • 提供者：weixin_38660624

  1. 通信与网络中的RS编译码的一种硬件解决方案

  2. 摘要：提出了基于欧氏算法和频谱分析相结合的RS码硬件编译码方法；利用FPGA芯片实现了GF（2 8）上最高速率为50Mbps、最大延时为640ns的流式译码方案，满足了高速率的RS编译码需求。     关键词：RS码 FPGA 伴随式 关键方程 IDFT 差错控制编码技术对改善误码率、提高通信的可靠性具重要作用。RS码既可以纠正随机错误，又可以纠正突发错误，具有很强的纠错能力，在通信系统中应用广泛。由于RS码的译码复杂度高，数字运算量大，常见的硬件及软件译码方案大多不能满足高速率的传输需求

  3. 所属分类：其它

    • 发布日期：2020-12-10
    • 文件大小：220kb
    • 提供者：weixin_38659646

  1. 基于FPGA的RS（255，239）编译码器设计

  2. RS（Reed-Solomon）编码是一种具有较强纠错能力的多进制BCH编码，其既可纠正随机错误，又可纠正突发错误。RS编译码器广泛应用于通信和存储系统，为解决高速存储器中数据可靠性的问题，文中提出了RS编码的实现方法，并对编码进行了时序仿真。仿真结果表明，该译码器可实现良好的纠错功能。 　　RS（Reed-Solomon）码是差错控制领域中的一种重要线性分组码，既能纠正随机错误，又能纠正突发错误，且由于其出色的纠错能力，已被NASA、ESA、CCSDS等空间组织接受，用于空间信道纠错。本文研

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：391kb
    • 提供者：weixin_38519060