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搜索资源列表

  1. 读写SRAM的VHDL

  2. 读写SRAM的VHDL程序,应该对大家有所帮助~~

  3. 所属分类：专业指导

    • 发布日期：2010-06-10
    • 文件大小：297kb
    • 提供者：htao33

  1. 用VHDL语言编写的SRAM的读写控制

  2. 这个我花了不少时间，基本可以了，SRAM、FLASH是整个设计的一部分，看到有朋友需要先贴上再说。里面 的REGISTER_CONTROL.GDF（BDF是QUARTUS||格式的）为顶层文件。

  3. 所属分类：Flash

    • 发布日期：2010-06-12
    • 文件大小：297kb
    • 提供者：wzh1231986

  1. 单片机控制系统设计 SPR4096 SRAM的读写

  2. 单片机控制系统设计 SPR4096 SRAM的读写

  3. 所属分类：硬件开发

    • 发布日期：2010-07-16
    • 文件大小：337kb
    • 提供者：ilianhui

  1. SRAM读写操作，VerilogHDL代码

  2. 利用VerilogHDL写的SRAM读写详细代码，有详细的注释。

  3. 所属分类：C/C++

    • 发布日期：2010-08-30
    • 文件大小：466kb
    • 提供者：wjh20064713

  1. FPGA控制SRAM的读写

  2. 一些有关SRAM的FPGA控制设计，还有FPGA内部如何实现双口RAM的程序

  3. 所属分类：硬件开发

    • 发布日期：2010-09-14
    • 文件大小：76kb
    • 提供者：zyz322

  1. 用FPGA实现SRAM读写控制的Verilog代码

  2. 使用FPGA实现对SRAM的读写控制的Verilog代码

  3. 所属分类：硬件开发

    • 发布日期：2010-11-27
    • 文件大小：16kb
    • 提供者：ymd1006

  1. 用FPGA实现SRAM读写控制的Verilog代码

  2. 用FPGA实现SRAM读写控制的Verilog代码.docx

  3. 所属分类：硬件开发

    • 发布日期：2011-11-07
    • 文件大小：16kb
    • 提供者：minggnay

  1. 自己写的Verilog测试issi的sram，20ns内完成读写

  2. 自己写的Verilog 用case语句计算频率，在20ns 完成sram的读写，整个工程，xilinx ise 编译测试通过，

  3. 所属分类：其它

    • 发布日期：2012-03-06
    • 文件大小：373kb
    • 提供者：mynameislinduan

  1. Sram读写简单测试

  2. FPGA对SRAM的简单读写测试，用的是Cyclone系列芯片，两个按钮控制对ISSI25616的写入和读出。先写入一个数据，再读出这个数据，如果读出的数据与写入的相同，则LED灯亮。由此可以让初学者对SRAM的读写有一个了解。

  3. 所属分类：硬件开发

    • 发布日期：2013-03-24
    • 文件大小：201kb
    • 提供者：xintt

  1. STM32F103ZET6外扩SRAM的读写测试程序

  2. STM32F103ZET6外扩SRAM的读写测试程序.测试SRAM的硬件问题,或做为外部SRAM的参考例程

  3. 所属分类：C

    • 发布日期：2014-06-03
    • 文件大小：1mb
    • 提供者：xidianhunhun

  1. fpga上对sram的读写

  2. fpga上对sram的读写 verilog代码

  3. 所属分类：硬件开发

    • 发布日期：2015-08-13
    • 文件大小：13kb
    • 提供者：hhtjm_

  1. 片外SRAM读写测试代码，亲测可用

  2. 片外SRAM的读写操作，本文代码使用的为DE2开发板，IS61LV25616AL 的SRAM进行读写，测试可正常使用

  3. 所属分类：硬件开发

    • 发布日期：2018-07-21
    • 文件大小：563kb
    • 提供者：cherishzzz

  1. 基于SRAM批量读写的UART bulk测试

  2. 本文章是关于Xilinx FPGA入门课程，主要内容是基于SRAM批量读写的UART bulk测试

  3. 所属分类：其它

    • 发布日期：2020-07-21
    • 文件大小：51kb
    • 提供者：weixin_38616033

  1. 基于VHDL的SRAM 的读写访问程序

  2. 本文是关于VHDL的SRAM 的读写访问程序。

  3. 所属分类：其它

    • 发布日期：2020-07-20
    • 文件大小：30kb
    • 提供者：weixin_38663595

  1. 嵌入式系统/ARM技术中的基于ARM的双频RFID读写系统设计解析方案

  2. 1 引言 　　鉴于目前国内市场上应用最为广泛的射频卡和读写器实现方法，本文采用ARM 嵌入式系统作为微控制器，设计了能对低频125KHz 和高频13.56MHz 的二种频率RFID 卡操作的读写模块，实现了的双频RFID 读写系统。 　　2 系统设计 　　由于ARM 微处理器具有运行速度快，接口功能丰富，其应用越来越广泛。本文采用三星公司的S3C44B0X，它是ARM7 系列的低功耗的32 位RISC 处理器，具有ARM7TDMI内核，有丰富的内置部件，包括8K 字节Cache 和内部SRAM，

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：99kb
    • 提供者：weixin_38588592

  1. 基于PSoC3 UDB的异步SRAM读写控制

  2. 摘要：本文介绍使用Cypress的PSoC3 UDB实现对异步SRAM的读写控制，并以CY7C1069AV33 SRAM为例介绍其软硬件设计过程。 　　1, 概述 　　Cypress PSoC3使用基于单循环流水线的高性能8051内核 （67MHz/33MIPS），提供业界广泛采用的5.5V至0.5V电压范围和低至200nA的休眠电流，可以满足极低功耗的应用场合。PSoC3的高性能模拟子系统和数字系统都拥有可编程通路，允许将任何模拟或数字信号（包括可编程时钟）分配到任何通用I/O引脚，这为使

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：661kb
    • 提供者：weixin_38524246

  1. 同步双端口SRAM的读／写搡作

  2. 图中表示了存取操作中的一个例子，该示例中的操作是管道模式（FT／Pipe引脚为高电平）下的操作，它按照读／写／读这样的顺序进行存取。 　　图 同步双端口SRAM的存取操作示例 　　直流模式下的读／写操作，因为数据的输出是被一个个时钟前置的，所以在赋予地址的下一个时钟沿上确定数据。 　　首先，在最初的时钟上CE有效，器件处于被选择的状态。因为R／W为高电平，所以操作是读模式，而又因为ADS有效，因而将A0～A16作为所访问的地址进行提取。在这个例子中，是在下一个时钟中改变地址的，这只是希望

  3. 所属分类：其它

    • 发布日期：2020-11-14
    • 文件大小：109kb
    • 提供者：weixin_38582506

  1. Ramtron可替代SRAM的1兆位铁电存储器

  2. Ramtron 国际公司宣布推出1兆位的铁电存储器产品 ---- FM20L08。此型号的操作电压为3-volt、32-pin TSOP (thin small outline plastic) 封装。 FM20L08 是 Ramtron 目前生产的容量最大的铁电存储器，可以对其进行无限次的读写操作。该型号是专门设计用来替换标准异步静态随机存储器的 (Standard asynchronous SRAM)。同时，这个型号还特别适用电压多样或者电压会突然丢失的存储数据系统，如机顶盒、汽车远程

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：76kb
    • 提供者：weixin_38689223

  1. 单向双端口SRAM的测试算法

  2. 引 言 　　单向双端口SRAM是一种专用的存储器，它具有独立的写地址总线和读地址总线，不仅可以实现单端口的读写，还可以对不同地址的存储单元进行同时读写操作，提高了SRAM的性能。本文分析了单向双端口SRAM的失效模式，并描述了相应的基于字的检测算法。 存储器模型 　　图1表示了3×3的单向双端口SRAM模块的结构示意图，输入为读地址总线、写地址总线和输入数据总线，输出为输出数据总线。每一个存储单元都有四个端口，分别是数据写入(BW)，数据读出(BR)，写地址端口(WA)和读地址端

  3. 所属分类：其它

    • 发布日期：2020-12-05
    • 文件大小：215kb
    • 提供者：weixin_38710198

  1. 基于PSoC3 UDB的异步SRAM读写控制

  2. 摘要：本文介绍使用Cypress的PSoC3 UDB实现对异步SRAM的读写控制，并以CY7C1069AV33 SRAM为例介绍其软硬件设计过程。 　　1, 概述 　　Cypress PSoC3使用基于单循环流水线的高性能8051内核 （67MHz/33MIPS），提供业界广泛采用的5.5V至0.5V电压范围和低至200nA的休眠电流，可以满足极低功耗的应用场合。PSoC3的高性能模拟子系统和数字系统都拥有可编程通路，允许将任何模拟或数字信号（包括可编程时钟）分配到任何通用I/O引脚，这为使

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：831kb
    • 提供者：weixin_38717359
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