Surelog SystemVerilog 2017预处理器，解析器，UHDM编译器。 提供IEEE Design / TB VPI和Python AST API。 目标 该项目旨在提供完整的SystemVerilog 2017前端：预处理器，解析器，设计和测试平台的详细说明。 应用领域 Linter，模拟器，综合工具，正式工具都可以使用此前端。 它们可以开发为插件（与之链接），也可以使用该前端作为使用磁盘序列化模型（UHDM）进行编译的中间步骤。 介绍 为这个项目做贡献 该项目向任何用户开放