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搜索资源列表

  1. 使用verilog以及VHDL编写的将串口数据转换为32位并口数据，作为FPGA和DSP接口使用

  2. 使用verilog以及VHDL编写的将串口数据转换为32位并口数据，作为FPGA和DSP接口使用

  3. 所属分类：硬件开发

    • 发布日期：2010-04-10
    • 文件大小：823kb
    • 提供者：wdd1yx

  1. vhdl实现串并转换和并串转换 包含代码

  2. 使用了vhdl语言实现了数据的串并转换，以及并串转换，包含代码，代码易懂，适合初学者学习。

  3. 所属分类：专业指导

    • 发布日期：2010-04-19
    • 文件大小：2kb
    • 提供者：ou14096

  1. 用状态机将并行数据转换为串行发送(VHDL)

  2. 这是我写的一段串并转换的程序。首先通过8位数据总线将数据放到6个发送寄存器中。在设置启动位后数据串行输出。输出的是正负脉冲，即高电平通过一个外部管脚输出，低点平通过另外一个管脚输出。再配合相应的外部电路，就可以输出正负极性的脉冲了。还附有原理图，很超值的！！！

  3. 所属分类：专业指导

    • 发布日期：2010-06-08
    • 文件大小：7kb
    • 提供者：forget19

  1. 数字系统设 计实验指导书.doc

  2. 第一章 MAX+PLUS II开发软件简介 ................................3 1.1 MAX+PLUS 软件的功能................................................ 3 1.1.1 MAX+PLUS II的组成 ................................................. 3 1.1.2 MAX+PLUS II的VHDL设计资源 ........................

  3. 所属分类：嵌入式

    • 发布日期：2011-02-24
    • 文件大小：1mb
    • 提供者：bhanzdan

  1. 串并转换VHDL代码(包括TESTBENCH)

  2. 本程序能将数码率为115.2K的串行输入序列转换为8个并行输出，在输出有效的时候可供后续电路使用该并行信号。

  3. 所属分类：其它

    • 发布日期：2011-04-24
    • 文件大小：6kb
    • 提供者：dagongxinhao1

  1. vhdl串并转换代码

  2. 实体定义如下： entity p_s2m_onechnl is port( reset : in std_logic; fck32m : in std_logic; clk32m : in std_logic; out2mhw_p : in std_logic_vector(7 downto 0); out2mhw_s : out std_logic ); end p_s2m_onechnl;

  3. 所属分类：专业指导

    • 发布日期：2011-04-26
    • 文件大小：2kb
    • 提供者：phoenix890815

  1. 串并-并串转换

  2. 用VHDL描述的串并、并串转换 经过啦仿真验证，可以成功的实现转换

  3. 所属分类：硬件开发

    • 发布日期：2011-12-19
    • 文件大小：202kb
    • 提供者：guangdianlym

  1. 串并转换VHDL源代码

  2. 用VHDL编写的串并转换源代码.串并转换，vhdl 源代码

  3. 所属分类：专业指导

    • 发布日期：2012-02-23
    • 文件大小：720byte
    • 提供者：langren89

  1. VHDL实现单片机输出的串并转换

  2. 附带原理图 可通过调试 仿真 结果无错，是有关VHDL实现单片机输出的串并转换

  3. 所属分类：其它

    • 发布日期：2012-05-16
    • 文件大小：212kb
    • 提供者：ml327841710

  1. VHDL双边沿串并转换的代码

  2. 关于vhdl的双边沿采样的代码，里面有测试的文档

  3. 所属分类：硬件开发

    • 发布日期：2012-05-21
    • 文件大小：4mb
    • 提供者：summuy

  1. 串并转换之VHDL

  2. 串并转换用VHDL实现 简单易懂 带FIFO各种转换

  3. 所属分类：软件测试

    • 发布日期：2012-10-08
    • 文件大小：14kb
    • 提供者：ly17021992

  1. VHDL语言实现多路选择器

  2. 多路选择器和多路分配器是数字系统中常用的中规模集成电路。其基本功能是完成对多路数据的选择与分配、在公共传输线上实现多路数据的分时传送。此外，还可完成数据的并-串转换、序列信号产生等多种逻辑功能以及实现各种逻辑函数功能。因而，属于通用中规模集成电路。

  3. 所属分类：硬件开发

  1. 串并 并串转换

  2. 用VHDL实现串并转换 并串转换。用modelism仿真验证程序可以使用。

  3. 所属分类：硬件开发

    • 发布日期：2013-05-10
    • 文件大小：2kb
    • 提供者：tyoung1020

  1. 用VHDL编写的通信传输模块

  2. 学校课程设计，模拟全套信息传输系统。1M5序列发生器+串并转换2信息码变为汉明再到差分码3汉明并串差分4dpsk生成5信道（加噪）6dpsk解调7dpsk串并差分+纠检错8并串得信息9分频器新建文件夹

  3. 所属分类：硬件开发

    • 发布日期：2014-02-19
    • 文件大小：1mb
    • 提供者：tianlang37

  1. AD7366 VHDL

  2. 用VHDL语言编写的程序，主要是对AD7366芯片的AD转换，串并转换，数据存储等功能描述

  3. 所属分类：硬件开发

    • 发布日期：2014-08-18
    • 文件大小：461kb
    • 提供者：u010070931

  1. vhdl教程 挺好的资源

  2. vhdl学习资料，大家喜欢就看看吧VHDL培训教程 第一讲、VHDL简介及其结构 第二讲、VHDL中的对象、操作符、数据类型 第三讲、VHDL中的控制语句及模块 第四讲、状态机的设计VHDL培训教程 欢迎参加VHDL培训 浙江大学电子信息技术研究所 电子设计自动化(EDA)培训中心 编写:王勇 TEL:7951949或7951712 EMAIL:wangy@isee.zju.edu.cn第一讲、VHDL简介及其结构 • 通过本课的学习您可以了解以下几点 1、VHDL 的基本概念 2、VHDL的

  3. 所属分类：C

    • 发布日期：2008-10-27
    • 文件大小：479kb
    • 提供者：ylw51100

  1. 串并转换模块（带testbench文件）

  2. 时序控制的串并转换模块，其中包括并行转串行子模块和串行转并行子模块，主时钟24Mhz；在安装了modelsim之后，直接运行testbench文件可以获得仿真结果。

  3. 所属分类：硬件开发

    • 发布日期：2015-04-25
    • 文件大小：2kb
    • 提供者：gml313

  1. 巴克码检测的VHDL验证

  2. 首先是用stream.vhd产生数据流，然后用parser并串转换，接下来判决。div用于解决stream与parser工作速率不匹配的问题。顶层设计文件是barcker。tb是测试向量testbench。所用软件为quartus，modelsim用于仿真。

  3. 所属分类：硬件开发

    • 发布日期：2015-12-10
    • 文件大小：4kb
    • 提供者：tjufengchen

  1. （7，4）汉明码的VHDL实现

  2. 先产生4位信息码，用伪随机序列产生器；然后用encode编码。为了进行加错先做并串转化，加错时根据输入的另一个伪随机序列的大小决定是否加错。加错后为了方便译码，进行串并转换。再检错译码输出正确的信息码。

  3. 所属分类：硬件开发

    • 发布日期：2015-12-10
    • 文件大小：6kb
    • 提供者：tjufengchen

  1. VHDL串并转换

  2. 用VHDL实现数据的串并转换并生成了符号，可以直接搭电路图

  3. 所属分类：硬件开发

    • 发布日期：2012-09-19
    • 文件大小：1kb
    • 提供者：zbcdbyy
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