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搜索资源列表

  1. 嵌入式\(高校应用案例)北航软件学院

  2. 学员在中科院学习期间独立完成制作ARM开发板、开发触摸屏驱动等36个嵌入式专题实验项目，1-3个大型项目。其他实验项目如：智能机器人等可在结业后完成。 教学周期：10个月，其中第一学期3个月，第二学期5个月，课程实训2个月。 课程编号 教学单元 教学内容 就业岗位 第一学期 教学课时3个月 ZKQ090101 网络原理及linux服务 网络概述；数据通信基础；网络体系结构与协议；局域网；网络互联与TCP/IP协议；Internet及其应用；网络连接设备与技术 •Linux下C开发人员 •面向C

  3. 所属分类：硬件开发

    • 发布日期：2010-03-21
    • 文件大小：554kb
    • 提供者：yaowanhua

  1. UART参考设计+Xilinx提供VHDL代码+uart_vhdl.zip

  2. 好用的 串口通信程序，使用于FPGA初级开发者。方便学习

  3. 所属分类：硬件开发

    • 发布日期：2010-06-10
    • 文件大小：11kb
    • 提供者：slq8966

  1. EDA/SOPC 技术实验讲义

  2. 第一章 EDA_VHDL 实验/设计与电子设计竞赛 4 1-1、 应用QuartusII 完成基本组合电路设计 5 1-2. 应用QuartusII 完成基本时序电路的设计 6 1-3. 设计含异步清0 和同步时钟使能的加法计数器 7 1-4. 7 段数码显示译码器设计 8 1-5. 8 位数码扫描显示电路设计 9 1-6. 数控分频器的设计 10 1-7. 32 位并进/并出移位寄存器设计 10 1-8. 在QuartusII 中用原理图输入法设计8 位全加器 11 1-9. 在Quartu

  3. 所属分类：硬件开发

    • 发布日期：2012-04-18
    • 文件大小：3mb
    • 提供者：xiaosong89

  1. 基于FPGA的异步串行通信控制器的设计与实现

  2. 利用VHDL语言实现了异步串口通信控制器，通过串口调试工具可与上位机互相发送信息，在实验板上可以通过LED，数码管和点阵显示收到的数据； 程序采用自顶向下的设计方法

  3. 所属分类：硬件开发

    • 发布日期：2012-10-18
    • 文件大小：355kb
    • 提供者：yuantpeng

  1. 数据采集系统中基于FPGA消除尖峰脉冲干扰.pdf

  2. 数据采集系统中基于FPGA消除尖峰脉冲干扰pdf,48 化工自动化及仪表 第36卷 WHEN C00]n= >daTA data dAtA datAdaTA NULL 号经过倍频、辨向、计数后的时序图。 END CASE 2μ4 3 5μs6 END IF 在该描述中可见,电路中还引人了一个时钟信 B 号来同步计数器的操作,此时钟信号除了驱动该计 数模块的比较和计数操作按一定的时间问隔执行 Ok 外,还起到了抗干扰的功能。采用了外部时钟来使 clk count 计数操作同步,只有在同步时

  3. 所属分类：其它

    • 发布日期：2019-09-14
    • 文件大小：265kb
    • 提供者：weixin_38744207

  1. VHDL串口通信程序设计

  2. 本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在PC机上安装一个串口调试工具来验证程序的功能。

  3. 所属分类：其它

    • 发布日期：2020-07-31
    • 文件大小：48kb
    • 提供者：weixin_38596485

  1. VHDL设计的串口通信程序

  2. 本文给出一个VHDL设计的串口通信程序，感兴趣的朋友可以看看。

  3. 所属分类：其它

    • 发布日期：2020-07-27
    • 文件大小：59kb
    • 提供者：weixin_38649838

  1. EDA/PLD中的CPLD的串口电路设计

  2. 一、硬件电路设计 　　本文选用CPLD 是ALTERA 公司的EPM240T100，结合MAX232 接口芯片进行串口通信设计，框图如下图1 所示。 图1 CPLD串口通信模块硬件设计 　　二、VHDL程序模块设计及描述 　　使用VHDL 对CPLD 进行编程，设计3 个模块，波特率发生模块，接收器，发送器。 　　1. 波特率发生模块 　　波特率发生器实际是一个分频器，如前所述，本文设计的波特率为19.2kb/ 秒，设计使用的时钟频率为10MHz，所以计数器进行计数时计数到260

  3. 所属分类：其它

    • 发布日期：2020-11-03
    • 文件大小：156kb
    • 提供者：weixin_38752830

  1. EDA/PLD中的VHDL设计的串口通信程序

  2. 本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在PC机上安装一个串口调试工具来验证程序的功能。程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控制器，10个bit是1位起始位，8个数据位，1个结束位。串口的波特律由程序中定义的div_par参数决定，更改该参数可以实现相应的波特率。程序当前设定的div_par 的值是0x104，对应的波特率是9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间划分为8个时隙以使通信同步。 　　程序的工作过程是：串口处于全双

  3. 所属分类：其它

    • 发布日期：2020-11-07
    • 文件大小：58kb
    • 提供者：weixin_38709511

  1. VHDL设计的串口通信程序

  2. 本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在PC机上安装一个串口调试工具来验证程序的功能。程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控制器，10个bit是1位起始位，8个数据位，1个结束位。串口的波特律由程序中定义的div_par参数决定，更改该参数可以实现相应的波特率。程序当前设定的div_par 的值是0x104，对应的波特率是9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间划分为8个时隙以使通信同步。 　　程序的工作过程是：串口处于全双

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：57kb
    • 提供者：weixin_38650516

  1. CPLD的串口电路设计

  2. 一、硬件电路设计 　　本文选用CPLD 是ALTERA 公司的EPM240T100，结合MAX232 接口芯片进行串口通信设计，框图如下图1 所示。 图1 CPLD串口通信模块硬件设计 　　二、VHDL程序模块设计及描述 　　使用VHDL 对CPLD 进行编程，设计3 个模块，波特率发生模块，接收器，发送器。 　　1. 波特率发生模块 　　波特率发生器实际是一个分频器，如前所述，本文设计的波特率为19.2kb/ 秒，设计使用的时钟频率为10MHz，所以计数器进行计数时计数到260

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：213kb
    • 提供者：weixin_38689191