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  1. Debussy软件教程.pdf

  2. Debussy支持的波形格式是fsdb，是Fast Signal Database的简写。Debussy也可以读取vcd文件， 在它读入vcd文件时，先自动把vcd文件转换成fsdb 文件，然后再读入debussy。  Debussy提供的新的波形文件格式FSDB相比于VCD格式，压缩量大，加载速度快。  Debussy提供了PLI（for Verilog）和FLI（for VHDL）接口，我们可以在仿真时直接导出FSDB文件。Debussy也提供了用于转换VCD文件为FSDB文件的程序（

  3. 所属分类：C++

    • 发布日期：2009-08-13
    • 文件大小：425kb
    • 提供者：KOUTENGQIANG

  1. VHDL与Verilog程序转换软件

  2. 在EDA平台可以实现vhdl与verilog语言的转换，

  3. 所属分类：专业指导

  1. Verilog／Vhdl转换的XHDL软件

  2. Verilog／Vhdl转换的XHDL软件,

  3. 所属分类：专业指导

    • 发布日期：2010-03-15
    • 文件大小：3mb
    • 提供者：shy253

  1. RAM接口设计（VHDL语言）

  2. 在数字系统中，一般存在多个芯片，利用不同的特点用于实现不同的功能，一般都包含CPU,FPGA,AD,DA,memory，ASSP（专用标准模块）,ASIC等。 CPU用于进行智能控制，FPGA进行硬件算法处理和多设备接口，AD进行模数转换，DA进行数模转换，memory存储临时数据。因此，FPGA如何与其他芯片进行通讯是重要的设计内容。 数据输入，数据输出，双向通讯，指令传递，地址管理，不同时钟的异步通讯问题等等都需要处理。最基本的MEMORY如SRAM(128KX8bbit静态存储器6281

  3. 所属分类：硬件开发

    • 发布日期：2010-04-07
    • 文件大小：218kb
    • 提供者：commonnapples

  1. 函数信号发生器的设计1、熟悉ISE 软件的设计流程； 2、熟悉D/A转换器的工作原理； 3、熟悉D/A转换器AD558 的工作原理； 4、学习产生不同波形的方法； 15.2

  2. 1、掌握ISE 软件的设计流程； 2、使用C语言产生正弦查找表的系数； 3、使用VHDL语言设计一个正弦波函数发生模块； 4、使用VHDL语言设计一个方波函数发生模块； 5、使用VHDL语言设计一个三角波的函数发生器； 6、下载设计到FPGA芯片中，并通过示波器观察产

  3. 所属分类：C

    • 发布日期：2010-08-08
    • 文件大小：46kb
    • 提供者：SHUAISS

  1. 1、掌握ISE 软件的设计流程； 2、使用C语言产生正弦查找表的系数； 3、使用VHDL语言设计一个正弦波函数发生模块； 4、使用VHDL语言设计一个方波函数发生模块； 5、使用VHDL语言设计一个三角波的函数发生器； 6、下载设计到FPG

  2. 1、熟悉ISE 软件的设计流程； 2、熟悉D/A转换器的工作原理； 3、熟悉D/A转换器AD558 的工作原理； 4、学习产生不同波形的方法； 15.2 实

  3. 所属分类：C

    • 发布日期：2010-08-08
    • 文件大小：54kb
    • 提供者：SHUAISS

  1. vhdl转换成verilog软件

  2. vhdl转换成verilog软件，X-HDL

  3. 所属分类：硬件开发

    • 发布日期：2011-04-19
    • 文件大小：3mb
    • 提供者：a540155164

  1. VHDL上机手册（基于Xilinx_ISE）.doc

  2. 　　1 ISE 软件的运行及ModelSim 的配置 　　2 创建一个新工程 　　3 创建一个VHDL源文件框架 　　4 利用计数器模板向导生成设计 　　5 仿真 　　6 创建Testbench波形源文件 　　7 设置输入仿真波形 　　8 调用ModelSim 进行仿真简介 　　9 调用ModelSim 进行行为仿真（Simulate Behavioral Model） 　　10 转换后仿真（Simulate Pose-Translate VHDL Model） 　　11 调用ModelSim

  3. 所属分类：嵌入式

    • 发布日期：2011-07-08
    • 文件大小：747kb
    • 提供者：oehyg

  1. VHDL上机手册（基于Xilinx_ISE_&_ModelSim）

  2. 1 ISE 软件的运行及ModelSim 的配置 2 创建一个新工程 3 创建一个VHDL源文件框架 4 利用计数器模板向导生成设计 *5 仿真 6 创建Testbench波形源文件 7 设置输入仿真波形 *8 调用ModelSim 进行仿真简介 9 调用ModelSim 进行行为仿真（Simulate Behavioral Model） 10 转换后仿真（Simulate Pose-Translate VHDL Model） 11 调用ModelSim 进行映射后仿真（Simulate Po

  3. 所属分类：嵌入式

    • 发布日期：2012-03-14
    • 文件大小：909kb
    • 提供者：kicehui

  1. X-HDL-4.1.4-Setup-Crack.zip

  2. Verilog/Vhdl转换工具。 软件X-HDL执行智能翻译你的HDL代码,而不只是语法转换。

  3. 所属分类：硬件开发

    • 发布日期：2012-12-18
    • 文件大小：12mb
    • 提供者：tlinger

  1. 有限状态机和VHDL的综合运用实例

  2. 这是一份数字实验课程的实验报告，隐藏了个人信息。 这份试验报告是用硬件模拟21点纸牌游戏的状态转换，涉及到的知识点包括有限状态机涉及，Altera Quartus II设计与仿真， Logic Analyzer的使用，及VHDL编程。文档结尾附带了VHDL的完整代码供参考。 本人是VHDL初学者，编写这个程序遇到的问题有：信号的赋值有延迟而变量没有；多个process不同操作同一个变量，process的敏感信号使用等等，这是与普通软件编程不同的地方，提醒大家注意。

  3. 所属分类：专业指导

    • 发布日期：2012-12-31
    • 文件大小：740kb
    • 提供者：firegw

  1. X-HDL v4.21+Crack

  2. 这是一款Verilog VHDL两款语言相互转换的软件，没有汉化，是全英文的界面，安装完X-HDL后，再运行Crack进行破解软件。

  3. 所属分类：互联网

    • 发布日期：2013-06-10
    • 文件大小：19mb
    • 提供者：u010993588

  1. X-HDL3.2.52软件,是VHDL和verilogHDL转换软件

  2. X-HDL3.2.52软件,是VHDL和verilogHDL转换软件,免费下载哦

  3. 所属分类：硬件开发

    • 发布日期：2013-07-26
    • 文件大小：3mb
    • 提供者：originator

  1. 巴克码检测的VHDL验证

  2. 首先是用stream.vhd产生数据流，然后用parser并串转换，接下来判决。div用于解决stream与parser工作速率不匹配的问题。顶层设计文件是barcker。tb是测试向量testbench。所用软件为quartus，modelsim用于仿真。

  3. 所属分类：硬件开发

    • 发布日期：2015-12-10
    • 文件大小：4kb
    • 提供者：tjufengchen

  1. VHDl AD转换

  2. VHDl语言数模转换代码，模拟量转换完后用led显示，软件为QUARTUS

  3. 所属分类：硬件开发

    • 发布日期：2018-03-06
    • 文件大小：2kb
    • 提供者：sealno

  1. 基于VHDL的MTM总线主模块有限状态机设计

  2. 为了能够更简洁严谨地描述MTM总线的主模块有限状态机的状态转换，同时减少FPGA芯片功耗，提高系统稳定性，文中在分析MTM总线结构和主模块有限状态机模型的基础上，基于VHDL语言采用"单进程"式对该有限状态机进行了设计，并在QuartusⅡ开发软件中实现了对语言代码的编译及程序的时序仿真和功能仿真；通过对仿真波形图的分析验证了该状态机设计的正确性和有效性。

  3. 所属分类：其它

    • 发布日期：2020-08-26
    • 文件大小：381kb
    • 提供者：weixin_38617001

  1. EDA/PLD中的基于VHDL的MTM总线主模块有限状态机设计

  2. 摘要：为了能够更简洁严谨地描述MTM总线的主模块有限状态机的状态转换，同时减少FPGA芯片功耗，提高系统稳定性，文中在分析MTM总线结构和主模块有限状态机模型的基础上，基于VHDL语言采用"单进程"式对该有限状态机进行了设计，并在QuartusⅡ开发软件中实现了对语言代码的编译及程序的时序仿真和功能仿真；通过对仿真波形图的分析验证了该状态机设计的正确性和有效性。 　　MTM总线（Module Testing and Maintenance bus,MTMbus）是一种同步、串行、用于系统级的背

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：320kb
    • 提供者：weixin_38701340

  1. 数据转换/信号处理中的基于FPGA的高速数据采集系统的设计方案

  2. 摘要：本设计采用了以FPGA作为主控逻辑模块，从而实现了数据的硬件采集。设计中采用了自顶向下的方法，并将FPGA依据功能划分为几个模块，详细介绍了各个模块的设计方法和功能。FPGA模块设计采用VHDL语言，在QuartusⅡ中实现了软件的设计和仿真。整个系统可以实现6路最大工作频率是40kHz的模拟信号的采集和6路内部通信信号以实现自检的功能。 　　1.引言 　　传统的数据采集系统，通常采用MCU或DSP作为控制模块，来控制A/D,存储器和其他一些外围电路。这种方法编程简单，控制灵活，但缺点

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：189kb
    • 提供者：weixin_38540782

  1. ipxact2systemverilog：将IPXACT XML转换为可综合的VHDL或SystemVerilog-源码

  2. xact2systemverilog ipxact2rst ipxact2md ipxact2vhdl 该软件采用寄存器组的IP-XACT描述，并生成可综合的VHDL和SystemVerilog软件包以及ReStructuredText文档。 它仅考虑注册银行说明。 该软件不会生成OVM或UVM测试平台软件包。 在example / tb目录中，有一个有关如何使用生成的包的示例。 用法 pip install ipxact2systemverilog ipxact2systemverilog

  3. 所属分类：其它

  1. VHDL模式：Sublime Text软件包，可帮助以VHDL语言进行编码-源码

  2. VHDL模式 总览 该软件包尝试重新创建在Emacs中受欢迎的语言模式下发现的功能。 Sublime Text的可扩展性使其成为尝试此操作的绝佳平台。 该程序包可以单独使用，但是可以与Emacs Pro Essential程序包和平共处。 同样，键盘快捷方式是围绕Emacs中的vhdl-mode快捷方式设计的。 此外，现在有一个“首选项”设置，可以根据需要激活Emacs vhdl-mode键盘绑定。 最初，程序包依靠Brian Padalino的TextMate语法文件（转换为ST3 YAM

  3. 所属分类：其它

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