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搜索资源列表

  1. 超大规模集成电路与系统导论

  2. 本书介绍了CMOS数字大规模集成电路与系统设计的基础。全书分为三部分，第1部分介绍集成电路的逻辑与物理层设计，其中包括CMOS静态门的逻辑设计与信号控制、芯片生产与制造工艺、版图设计与CAD工具。第2部分讨论CMOS电子电路，介绍MOSFET的特性和开关模型、各类逻辑电路包括高速CMOS逻辑电路，同时介绍分析逻辑链延时的经典方法和新方法。第3部分为VLSI的系统设计，介绍Verilog® HDL 高层次描述语言，分析数字系统单元库部件以及加法器和乘法器的设计，并研究物理设计中应当考虑的问题包括

  3. 所属分类：制造

    • 发布日期：2011-02-24
    • 文件大小：17mb
    • 提供者：ai1013547

  1. VLSI测试及可测性设计方法

  2. VLSI测试及可测性设计方法

  3. 所属分类：C++

    • 发布日期：2012-12-18
    • 文件大小：1mb
    • 提供者：kid199001

  1. 基于LFSR优化的BIST低功耗设计

  2. 随着便携式设备和无线通讯系统在现实生活中越来越广泛的使用，可测性设计(DFT)的功耗问题引起了VLSI设计者越来越多的关注。因为在测试模式下电路的功耗要远远高于正常模式，必将带来如电池寿命、芯片封装、可靠性等一系列问题。随着集成电路的发展，内建自测试(BIST)因为具备了诸多优越性能(如降低测试对自动测试设备在性能和成本上的要求、可以进行At—speed测试及有助于保IP核的知识产权等)，已成为解决SoC测试问题的首选可测性设计手段。

  3. 所属分类：其它

    • 发布日期：2020-10-19
    • 文件大小：478kb
    • 提供者：weixin_38694343

  1. 基于LFSR优化的BIST低功耗设计

  2. 引言 　　随着便携式设备和无线通讯系统在现实生活中越来越广泛的使用，可测性设计(DFT)的功耗问题引起了VLSI设计者越来越多的关注。因为在测试模式下电路的功耗要远远高于正常模式，必将带来如电池寿命、芯片封装、可靠性等一系列问题。随着集成电路的发展，内建自测试(BIST)因为具备了诸多优越性能(如降低测试对自动测试设备在性能和成本上的要求、可以进行At—speed测试及有助于保IP核的知识产权等)，已成为解决SoC测试问题的首选可测性设计手段。 　　在BIST中常用线性反馈移位寄存器(LFS

  3. 所属分类：其它

    • 发布日期：2020-11-10
    • 文件大小：277kb
    • 提供者：weixin_38714370

  1. 基于JTAG的互连测试技术

  2. 一、引言随着微电子技术进入超大规模集成电路（VLSI）时代，VLSI电路的高度复杂性及多层印制板、表面贴装（SMT）、圆片规模集成（WSI）和多芯片模块（MCM）技术在电路系统中的运用，使得电路节点的物理可访问性正逐步削减以至于消失，电路和系统的可测试性急剧下降，测试费用在电路和系统总费用中所占的比例不断上升，常规测试方法正面临着日趋严重的困难。测试算法的研究和测试实践证明了一个基本的事实：要对一个不具有可观测性的电路进行测试是徒劳的，只有提高电路的可测性设计（design for testab

  3. 所属分类：其它

    • 发布日期：2020-12-13
    • 文件大小：80kb
    • 提供者：weixin_38558660

  1. PCB可测试性设计技术要概述

  2. 随着技术进入超大规模集成（VLSI）时代，VLSI电路的高度复杂性及多层印制板、表面封装（SMT）、圆片规模集成（WSI）和多模块（MCM）技术在电路系统中的运用，都使得电路节点的物理可访问性正逐步削弱以至于消失，电路和系统的可测试性急剧下降，测试成本在电路和系统总成本中所占的比例不断上升，常规测试方法正面临着日趋严重的测试困难。 PCB可测试性设计技术要概述     在电路的逻辑设计完成后，通常是以手工的方式来加入可测试性（Testability）设计。激

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：134kb
    • 提供者：weixin_38630358