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基于verilog 设计的抢答器
① 用EDA实训仪的I/O设备和PLD芯片实现电子抢答器的设计。 ② 电子抢答器具有1只主持人按钮和8只抢答选手按钮。 ③ 只有在主持人按钮按下后才开始抢答,当最先抢答的选手按钮按下后,其余选手的抢答按钮被封锁(无效)。 ④ 用EDA实训仪上的1只八段数码管显示抢答选手的序号
所属分类:
嵌入式
发布日期:2009-11-15
文件大小:1kb
提供者:
jmm18557
数字竞赛抢答器的设计 Verilog
1、设计一个可容纳4组参赛的数字式抢答器,每组设一个按钮,供抢答使用。 2、抢答器具有第一信号鉴别和锁存功能,使除第一抢答者外的按钮不起作用。 3、设置一个主持人“复位”按钮。 4、主持人复位后,开始抢答,第一信号鉴别锁存电路得到信号后,有LED指示灯和数码管显示成功抢答组并保持5秒钟,扬声器发出3秒的音响。 5、设置一个计分电路,每组开始预置10分,由主持人记分,答对一次加1分,答错一次减1分. 打开qdq.xise,qdq_all.v是总文件,qdqpd,js1,jf分别是抢答判断,计时3
所属分类:
Javascript
发布日期:2010-07-17
文件大小:1mb
提供者:
ab0021050
7人抢答器与4人表决器
这是关于verilog语言的两个程序代码,比较简单
所属分类:
专业指导
发布日期:2010-09-09
文件大小:61kb
提供者:
feitianjiazi
EDA四人抢答器Verilog编程
① 用EDA实训仪的I/O设备和PLD芯片实现智能电子抢答器的计。 ② 智能电子抢答器可容纳4组参赛者抢答,每组设一个抢答钮。 ③ 电路具有第一抢答信号的鉴别和锁存功能。在主持人将复位按钮按下后开始抢答,并用EDA实训仪上的八段数码管显示抢答者的序号,同时扬声器发出“嘟嘟”的响声,并维持3秒钟,此时电路自锁,不再接受其他选手的抢答信号。 ④ 设计一个计分电路,每组在开始时设置为100分,抢答后由主持人计分,答对一次加10分,答错一次减10分。 ⑤ 设计一个犯规电路,对提前抢答和超时抢答者鸣喇叭
所属分类:
嵌入式
发布日期:2010-11-18
文件大小:2mb
提供者:
wtm_dxyb
基于VerilogHDL语言的新型抢答器设计
本文提出一种基于 Verilog HDL 语言的抢答器设计方法。该设计实现有三组输 入,具有抢答倒计时功能,对各抢答小组成绩进行加减操作并显示的抢答器。文中介绍 抢答器设计架构、硬件电路和控制程序的设计方法。该抢答器采用 Verilog HDL语言模 块化和层次化的思想,使设计十分简单,能够广泛应用于各种竞赛中
所属分类:
C/C++
发布日期:2011-03-27
文件大小:2mb
提供者:
sjm070
EDA(verilog)课程设计报告
06级的EDA(verilog)课程设计报告,包括:抢答器,密码锁,电子钟,交通灯控制系统,键盘接口等,感谢师兄的分享,有需要的就下吧
所属分类:
专业指导
发布日期:2011-06-22
文件大小:7mb
提供者:
wudipeng9
verilog实现简易抢答器
verilog 代码,很简单,仅供初学者参考!
所属分类:
嵌入式
发布日期:2011-09-16
文件大小:160kb
提供者:
dagedong123
8人抢答器Verilog设计
该文件包含了8人抢答器的各部分设计模块及整体的原理图设计。
所属分类:
硬件开发
发布日期:2011-10-03
文件大小:1mb
提供者:
zhang9yeah
基于fpga的抢答器(verilog)
1, 用了3个输入代表抢答按钮,如果想设置更过直接更改; 2, 初始时倒计时为10s; 3, 如果倒计时为10s没人抢答,按下复位键,重新开始抢答; 4, 在倒计时10s内有人抢答,则倒计时停止减一; 5, 序号显示的是第一个抢答的人对应的序号,其他人抢答无效; 6, 按下复位键,重新开始抢答。
所属分类:
软件测试
发布日期:2012-08-24
文件大小:598kb
提供者:
a14730497
四路抢答器代码
四路抢答器,verilog HDL代码 上电后蜂鸣器响一声后开始倒计时: SW2 :复位 按 SW3 / SW4 / SW5 开始抢答,抢答后数码管显示抢答结果,倒计时停止。 在40秒内若无任何键按下,蜂鸣器长响,结束,LED开始闪烁
所属分类:
软件测试
发布日期:2012-09-05
文件大小:6kb
提供者:
llzheng_1110
抢答器,4路
上电后蜂鸣器响一声后开始倒计时: SW2 :复位 按 SW3 / SW4 / SW5 开始抢答,抢答后数码管显示抢答结果,倒计时停止。 在40秒内若无任何键按下,蜂鸣器长响,结束,LED开始闪烁
所属分类:
专业指导
发布日期:2012-12-28
文件大小:911kb
提供者:
yxf527509270
抢答器代码
verilog设计语言设计抢答器,包括清零、计时、报警等功能;
所属分类:
硬件开发
发布日期:2013-04-20
文件大小:34kb
提供者:
u010361621
基于Verilog的7路抢答器
7路抢答器,能实现7个人同时抢答,主持人复位可重新下一轮,用数码管显示抢答者的序号
所属分类:
硬件开发
发布日期:2013-12-28
文件大小:169kb
提供者:
u010996535
四人抢答器程序
verilog程序 4人抢答器 verilog编程
所属分类:
其它
发布日期:2014-05-07
文件大小:21kb
提供者:
u013794707
verilog抢答器
FPGA 的verlog抢答器
所属分类:
C++
发布日期:2015-12-01
文件大小:2mb
提供者:
u010963039
verilog-设计抢答器.docx
(1)抢答台数为6; (2)具有抢答开始后20s倒计时,20秒倒计时后6人抢答显示超时,并报警; (3)能显示超前抢答台号并显示犯规报警; (4)系统复位后进入抢答状态,当有一路抢答按键按下,该路抢答信号将其余各路抢答信号封锁,同时铃声响起,直至该路按键松开,显示牌显示该路抢答台号。
所属分类:
电信
发布日期:2020-05-20
文件大小:53kb
提供者:
f1275928612
verilog设计抢答器.doc
(1) 设计制作一个可容纳四组参赛者的数字智力抢答器,每组设置一个抢答按钮。 (2) 电路具有第一抢答信号的鉴别和锁存功能。在主持人按下复位按钮后,若参加者按抢答开关,则该组指示灯亮。此时,电路应具备自锁功能,使别组的抢答开关不起作用。 (3)自锁后,用八段数码管显示抢答者的序号,同时扬声器发出“嘟嘟”并且持续3秒。 (4) 设置计分电路。 每组在开始时预置成6,抢答后由主持人计分,答对一次加1,否则减1分 。
所属分类:
电信
发布日期:2020-05-20
文件大小:298kb
提供者:
f1275928612
三人抢答器,Verilog实现.zip
以Verilog HDL硬件描述语言作为平台,结合动手实验而完成的。它的特点是电路简单、制作方便、操作简单、方便、性能可靠,实用于多种智力竞赛活动。artus II工具软件完成了Verilog HDL源程序编写和硬件下载。这个抢答器设计基本上满足了实际比赛应用中的各种需要。在实际中有很大的用途。
所属分类:
其它
发布日期:2020-04-22
文件大小:1mb
提供者:
KIDS333
基于DE2-115开发板用Verilog写的七人抢答器
基于开发板DE2-115写的七人抢答器,用quartus17写的,工程已经在里面了,可以直接烧。这本是一位非专业的朋友让我写的,随手写的,亲测可用
所属分类:
硬件开发
发布日期:2020-02-21
文件大小:3mb
提供者:
wxkhturfun
多人抢答器.docx
多人抢答器,用彩灯表示,主持人、抢答者输入用按键控制; 红、黄、绿 三色发光二极管分别对应3人抢答指示灯。verilog程序 电路及仿真图。
所属分类:
网管软件
发布日期:2020-05-31
文件大小:232kb
提供者:
whl299
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