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  1. 数字信号处理、计算、程序、

  2. 第一章数字信号处理、计算、程序、算法和硬线逻辑的基本概念 第二章 Verilog HDL 设计方法概述 第五章 基本运算逻辑和它们的VerilogHDL 模型

  3. 所属分类：其它

    • 发布日期：2009-04-28
    • 文件大小：1mb
    • 提供者：xipengfei

  1. veriloghdl教程

  2. 随着电子设计技术的飞速发展，专用集成电路(ASIC)和用户现场可 编程门阵列（FPGA）的复杂度越来越高。数字通信、工业自动化控制等领 域所用的数字电路及系统其复杂程度也越来越高，特别是需要设计具有实 时处理能力的信号处理专用集成电路，并把整个电子系统综合到一个芯片 上。设计并验证这样复杂的电路及系统已不再是简单的个人劳动，而需要 综合许多专家的经验和知识才能够完成。由于电路制造工艺技术进步非常 迅速，电路设计能力赶不上技术的进步。在数字逻辑设计领域，迫切需要 一种共同的工业标准来统一对数字逻

  3. 所属分类：其它

    • 发布日期：2009-05-30
    • 文件大小：1mb
    • 提供者：zhmjava

  1. VerilogHDL教程

  2. 目 录 译者序 前言 第1章 简介 1 1.1 什么是Verilog HDL？ 1 1.2 历史 1 1.3 主要能力 1 第2章 HDL指南 4 2.1 模块 4 2.2 时延 5 2.3 数据流描述方式 5 2.4 行为描述方式 6 2.5 结构化描述形式 8 2.6 混合设计描述方式 9 2.7 设计模拟 10 第3章 Verilog语言要素 14 3.1 标识符 14 3.2 注释 14 3.3 格式 14 3.4 系统任务和函数 1 5 3.5 编译指令 15 3.5.1 `defi

  3. 所属分类：C++

    • 发布日期：2009-08-30
    • 文件大小：3mb
    • 提供者：icomechang

  1. VerilogHDL硬件描述语言

  2. 目 录 译者序 前言 第1章 简介 1 1.1 什么是Verilog HDL？ 1 1.2 历史 1 1.3 主要能力 1 第2章 HDL指南 4 2.1 模块 4 2.2 时延 5 2.3 数据流描述方式 5 2.4 行为描述方式 6 2.5 结构化描述形式 8 2.6 混合设计描述方式 9 2.7 设计模拟 10 第3章 Verilog语言要素 14 3.1 标识符 14 3.2 注释 14 3.3 格式 14 3.4 系统任务和函数 15 3.5 编译指令 15 3.5.1 `defin

  3. 所属分类：C++

    • 发布日期：2010-04-14
    • 文件大小：4mb
    • 提供者：yangxujunboy

  1. Verilog HDL硬件描述语言教程

  2. 第1章 简介 1 1.1 什么是Verilog HDL？ 1 1.2 历史 1 1.3 主要能力 1 第2章 HDL指南 4 2.1 模块 4 2.2 时延 5 2.3 数据流描述方式 5 2.4 行为描述方式 6 2.5 结构化描述形式 8 2.6 混合设计描述方式 9 2.7 设计模拟 10 第3章 Verilog语言要素 14 3.1 标识符 14 3.2 注释 14 3.3 格式 14 3.4 系统任务和函数 15 3.5 编译指令 15 3.5.1 `define和`undef 15

  3. 所属分类：C++

    • 发布日期：2010-05-08
    • 文件大小：3mb
    • 提供者：youyouyike

  1. 不同抽象级别的VerilogHDL模型

  2. 门级结构描述 由已设计完成的模块构成更高层次的模块 数据流建模

  3. 所属分类：专业指导

    • 发布日期：2010-09-26
    • 文件大小：251kb
    • 提供者：ai1013547

  1. 复杂数字逻辑系统的VerilogHDL设计技术和方法

  2. 本书着重介绍进入20世纪90年代后才开始在美国等先进的工业国家逐步推广的用硬件描述语言（Verilog HDL）建模、仿真和综合的设计方法和技术。本书从算法和计算的基本概念出发，讲述把复杂算法逐步分解成简单的操作步骤，最后由硬线逻辑电路系统来实现该算法的技术和方法。这种硬线逻辑电路系统就是广泛应用于各种现代通信电子设备与计算机系统中的专用集成电路（ASIC）或FPGA。主要内容包括：基本概念、Verilog HDL的基本语法、不同抽象级别的Verilog HDL模型以及有限状态机和可综合风格的

  3. 所属分类：其它

    • 发布日期：2011-01-04
    • 文件大小：7mb
    • 提供者：wmwby

  1. Verilog_HDL硬件描述语言

  2. Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的 数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之 间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。 Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构 组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模 语言。此外，Verilog HDL语言提供了编程语言接口，通过该接口可以在模拟、验证期

  3. 所属分类：硬件开发

    • 发布日期：2012-12-08
    • 文件大小：4mb
    • 提供者：cyliu5156

  1. VerilogHDL那些事儿_建模篇

  2. VerilogHDL建模篇帮助你建立硬件设计语言模型，在模型基础上进行更深一层次的设计

  3. 所属分类：讲义

    • 发布日期：2015-10-16
    • 文件大小：8mb
    • 提供者：me0698

  1. 基于VerilogHDL语言的可综合性设计

  2. 本文介绍了综合在逻辑设计中的重要作用及其相关概念。针对综合过程，总结出了编写可综合模型要遵守的原则，并通过几个例子，来说明违反这些原则如何会导致验证时功能上的不一致。

  3. 所属分类：硬件开发

    • 发布日期：2019-05-01
    • 文件大小：48kb
    • 提供者：hongjiezhen112

  1. 基本运算逻辑和它们的Verilog HDL模型

  2. 从算法设计到硬线逻辑的实现\基本运算逻辑和它们的Verilog HDL模型

  3. 所属分类：硬件开发

    • 发布日期：2013-08-18
    • 文件大小：246kb
    • 提供者：sunyzz

  1. 从算不同抽象级别的Verilog HDL模型

  2. 从算法设计到硬线逻辑的实现\不同抽象级别的Verilog HDL模型

  3. 所属分类：硬件开发

    • 发布日期：2013-08-18
    • 文件大小：411kb
    • 提供者：sunyzz

  1. EDA/PLD中的Verilog HDL 主要功能list

  2. y 基本逻辑门，例如and 、or 和nand 等都内置在语言中。y 开关级基本结构模型，例如pmos 和nmos 等也被内置在语言中。y 可采用三种不同方式或混合方式对设计建模。这些方式包括：行为描述方式—使用过程化 结构建模；数据流方式—使用连续赋值语句方式建模；结构化方式—使用门和模块实例语句描述建模。y Verilog HDL 中有两类数据类型：线网数据类型和寄存器数据类型。线网类型表示构件间的物理连线，而寄存器类型表示抽象的数据存储元件。y 能够描述层次设计，可使用模块实例结构描述任何

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：46kb
    • 提供者：weixin_38744778

  1. Verilog HDL 语言概述

  2. Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外，Verilog HDL 语言提供了编程语言接口，通过该接口可以在模拟、验证期间从设计外部访问设计，包括模拟的具体控制和运行。 Verilog HDL 语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。因此，用这种语言编写的模型能够使用Verilog 仿真器进行验证。语言从C 编程语言中继承了多种操作

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：36kb
    • 提供者：weixin_38600253

  1. Verilog HDL隐式线网

  2. 如果在Verilog HDL模型中一个线网没有被特别说明，那么它被缺省声明为1位线网。但是`default_nettype编译指令能够用于取代缺省线网类型。编译指令格式如下：`default_nettype net_type例如：`default_nettype wand根据此编译指令，所有后续未说明的线网都是wand类型。`default_nettype编译指令在模块定义外出现，并且在下一个相同编译指令或`resetall编译指令出现前一直有效。   

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：23kb
    • 提供者：weixin_38724663

  1. Verilog HDL奇偶电路

  2. 9位奇偶发生器门级模型描述如下：module Parity_9_Bit (D, Even,Odd);input [0:8] D;output Even, Odd;xor # (5,4)XE0 (E0,D[0],D[1]),XE1 (E1,D[2],D[3]),XE2 (E2,D[4],D[5]),XE3 (E3,D[6],D[7]),XF0 (F0,E0,E1),XF1 (F1,E2,E3),XH0 (H0,F0,F1),XEVEN (Even, D[8], H0);not #2XODD (Od

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：17kb
    • 提供者：weixin_38661939

  1. Verilog HDL主要能力

  2. 下面列出的是Verilog硬件描述语言的主要能力：* 基本逻辑门，例如and、or和nand等都内置在语言中。* 用户定义原语（UDP）创建的灵活性。用户定义的原语既可以是组合逻辑原语，也可以是时序逻辑原语。* 开关级基本结构模型，例如pmos 和nmos等也被内置在语言中。* 提供显式语言结构指定设计中的端口到端口的时延及路径时延和设计的时序检查。* 可采用三种不同方式或混合方式对设计建模。这些方式包括：行为描述方式—使用过程化结构建模；数据流方式—使用连续赋值语句方式建模；结构化方式—使用门

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：52kb
    • 提供者：weixin_38571104

  1. VerilogHDL总结

  2. VerilogHDL是一种硬件描述语言，其中HDL则是HardwareDescr iptionLanguage的缩写。因此，利用Verilog编写的程序最终会通过工具转换为具体的电路模块。此外，利用Verilog编写的模型可以是实际电路的不同级别的抽象，通常情况下，我们将这种抽象级别分为以下五类：(1)系统级(system-level)：用语言提供的高级结构能够实现待设计模块的外部性能的模型。(2)算法级(algorithm-level)：用语言提供的高级结构能够实现算法运行的模型。(3)RTL

  3. 所属分类：其它

    • 发布日期：2021-02-24
    • 文件大小：203kb
    • 提供者：weixin_38623249

  1. nocgen：NoC（片上网络）生成器，它生成由片上路由器组成的NoC的Verilog HDL模型-源码

  2. nocgen：NoC（片上网络）生成器，它生成由片上路由器组成的NoC的Verilog HDL模型

  3. 所属分类：其它

    • 发布日期：2021-02-05
    • 文件大小：30kb
    • 提供者：weixin_42168265

  1. VerilogHDL总结

  2. VerilogHDL是一种硬件描述语言，其中HDL则是HardwareDescr iptionLanguage的缩写。因此，利用Verilog编写的程序最终会通过工具转换为具体的电路模块。此外，利用Verilog编写的模型可以是实际电路的不同级别的抽象，通常情况下，我们将这种抽象级别分为以下五类：(1)系统级(system-level)：用语言提供的高级结构能够实现待设计模块的外部性能的模型。 (2)算法级(algorithm-level)：用语言提供的高级结构能够实现算法

  3. 所属分类：其它

    • 发布日期：2021-01-27
    • 文件大小：202kb
    • 提供者：weixin_38611796
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