用VHDL/VerilogHDL语言开发PLD/FPGA的完整流程为： 1.文本编辑：用任何文本编辑器都可以进行，也可以用专用的HDL编辑环境。通常VHDL文件保存为.vhd文件，Verilog文件保存为.v文件。 2.逻辑综合：将源文件调入逻辑综合软件进行综合，即把语言综合成门级网表文件的形式。逻辑综合软件会生成.edf（edif）的EDA工业标准文件。 3.功能仿真：将门级网表文件调入HDL仿真软件进行功能仿真，检查逻辑功能是否正确（也叫前仿真，对简单的设计可以跳过这一步，只在布线完成以后