异步_fifo 在这种设计中，所有零件都设计在不同的模块中。 这里有两个用于wrt同步器和读取同步器的sunchronizer模块。 一个fifo模块，一个顶部模块，一个用于全状态和一个空状态的模块。 并且测试平台是用系统Verilog编写的。 使用两个触发器的同步器 输出------ 编译器版本Q-2020.03-SP1-1; 运行时版本Q-2020.03-SP1-1; Mar 14 12:50 2021检查rdata：预期wdata = 13，rdata = 13检查rdata：预期

异步_fifo 这是异步fifo的初始文件； 这用于读写具有独立时钟的FIFO，以减轻ASIC设计中的CDC问题。 指针使用格雷码同步器进行同步。 0.0.1-初始文件-仅对RTL进行编码，尚未模拟 查找FIFO深度： 例如：写入频率= 200Mhz读取频率= 20Mhz突发大小= 100深度=？ 1个数据写入所花费的时间= 1/200 = 5ns写入100数据所花费的时间= 5 * 100 = 500ns从FIFO读取1个数据所花费的时间= 1/20 = 50 ns 在总写入期间读