自述文件 版本：0.8 该存储库包含的FPGA设计。 该代码是使用Vivado 2020.2用SystemVerilog编写的。 联系 [IN] [16：0] CPU_ADDR， [IN / OUT] [15：0] CPU_DATA [OUT] [252：1] XDCR_OUT [IN] CPU_CKIO [IN] CPU_CS1_N [IN] RESET_N [IN] CPU_WE0_N [IN] CPU_WE1_N [IN] CPU_RD_N [IN] CPU_RDWR

自述文件 版本：0.8 该存储库包含的CPU设计。 :fire: 警告 一些代码已被省略，因为它们包含专有部分。 地址映射到FPGA BRAM_SELECT：高2位 BRAM_ADDR：低14位 BRAM_SELECT BRAM_ADDR 数据 读/写 笔记 0x0 0x0000 控制标志和时钟属性 读/写 0x0001 LM循环 w ^ 0x0002 LM师 w ^ 0x0003 LM时钟初始化圈 [R 0x0004 LM校准偏移 w ^ 0x0005 LM B