您好,欢迎光临本网站![请登录][注册会员]  

搜索资源列表

  1. Verilog语言中case语句详解及优化

  2. Verilog语言中case语句详解及优化 详细讲解了case语句的原理、实现。并说明了如何合理使用case从而实现程序的优化配置
  3. 所属分类:专业指导

    • 发布日期:2009-10-29
    • 文件大小:24kb
    • 提供者:xghit
  1. verilog中多个else_if级联造成的综合电路的低效率及解决办法

  2. 通过在quartus中仿真并分析综合后的RTL图,分析了多个else_if级联对综合结果的影响,说明了为什么我们要避免这样的代码风格。提出了解决办法,包括使用多个if_else来代替else_if的多级级联,还有用casex语句来代替多个esle_if级联。
  3. 所属分类:嵌入式

    • 发布日期:2010-12-02
    • 文件大小:47kb
    • 提供者:huigenb
  1. FPGA 控制 LCD 1602

  2. FPGA 控制 LCD 1602调试笔记 初始化步骤: 1、0x38 设置为16*2显示,5*7点阵,8位数据接口 2、0x0C 说明 这里0c表示的是开显示,不显示光标,光标不显示,完整描述如下: 3、0x01 清屏幕 4、0x06 表示读或者写之后,地址指针加1,光标加1 5、0x80 位置寄存器定位于第一行的最左边 时序图: 在本例中采用50兆分频到1k的时钟,也就是E的保持时间是1ms,达到以上的时序要求。 在Altera的DEO上验证通过,显示效果如下: 完整代码如下: (本实例中,
  3. 所属分类:嵌入式

    • 发布日期:2012-10-07
    • 文件大小:700kb
    • 提供者:yeguowu
  1. FPGA的Case状态机全面分析

  2. The common practice is to use casez statement in RTL coding. Use of casex is strongly discouraged. Now we will discuss whether casex is such a bad construct. Before we start let me say, all case statements are synthesizable
  3. 所属分类:硬件开发

    • 发布日期:2013-05-10
    • 文件大小:25kb
    • 提供者:lhrace11
  1. Notpad++Verilog 关键字彩虹高亮

  2. always begin end case casex endcase module 不同关键字不同颜色
  3. 所属分类:硬件开发

  1. 嵌入式系统/ARM技术中的设计可综合状态机的指导原则

  2. 作者:李老师,华清远见嵌入式学院讲师。   (1)独热码   因为大多数FPGA内部的触发器数目相当多,又加上独热码状态机(one hot state machine)的译码逻辑最为简单,所以在设计采用FPGA实现的状态机时,往往采用独热码状态机(即每个状态只有一个寄存器置位的状态机)。   (2)case语句   建议采用case、casex或casez语句来建立状态机的模型。因为这些语句表达清晰明了,可以方便地从当前状态分支转向下一个状态并设置输出。   采用这些语句设计状态机时,
  3. 所属分类:其它

    • 发布日期:2020-11-11
    • 文件大小:55kb
    • 提供者:weixin_38553681