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搜索资源列表

  1. PCB布局合理性经验总结

  2. PCB布局合理性经验总结 一块优秀的电路板，除了在实现电路原理功能之外，还要考虑EMI,EMC，ESD，信号完整性等电气特性，也要考虑机械结构，大功耗芯片的散热问题，在这基础上再考虑电路板美观问题。所以，PCB板布线是门艺术，具体而言是门折衷的艺术。在开始学习摸索PCB布线之前，或许您会在各式各样的参考书中看见各式各样的PCB板布线的规则，即使许多规则在一定程度上会是有相同的内涵，可是在不同的实际布板实践中会有不同的侧重点，甚至规则之间会产生冲突。举个例子：规则一信号传输的路径越短越好，规则二

  3. 所属分类：嵌入式

    • 发布日期：2009-06-20
    • 文件大小：7168
    • 提供者：frankxiang2008

  1. 高速PCB基础理论及内存仿真技术

  2. 主要讲述了高速电路设计中的PCB布局布线，以及典型的高速信号DDR内存的信号完整性仿真

  3. 所属分类：硬件开发

    • 发布日期：2011-04-22
    • 文件大小：5242880
    • 提供者：mqlovefy

  1. 如何设计符合电磁相容的PCB

  2. 从PCB基本定义，BYPASS，CLOCK,阻抗匹配，DDR布局布线，以及高速电路设计中遇到的问题进行详细的讲解

  3. 所属分类：嵌入式

    • 发布日期：2012-03-22
    • 文件大小：6291456
    • 提供者：vrona

  1. ddr layout

  2. ddr layout 关于DDR布局布线的学习文档，供各位参考

  3. 所属分类：硬件开发

    • 发布日期：2013-07-21
    • 文件大小：635904
    • 提供者：u011467632

  1. ddr布局布线约束设置

  2. ddr布局布线约束设置，利用cadence约束设置规则对DDR设计进行约束

  3. 所属分类：硬件开发

    • 发布日期：2013-07-21
    • 文件大小：1048576
    • 提供者：u011467632

  1. DDR布局布线规则与实例【中为电子科技工作室】

  2. DDR属于高速电子电路范畴，在Layout时需要做等长处理，本文介绍了DDR的布局布线规则，图文并茂，易学易懂。

  3. 所属分类：硬件开发

    • 发布日期：2015-02-04
    • 文件大小：4194304
    • 提供者：u010315448

  1. DDR2_Layout指导手册

  2. DDR2 高频 PCB布局布线指导手册 DDR Layout Guide

  3. 所属分类：其它

    • 发布日期：2015-04-26
    • 文件大小：801792
    • 提供者：qq_19931439

  1. DDR部分布局布线指南

  2. 如果与信号连接的负载在一个以上，则必须考虑采用 T状布线，并且要使得所有的分支布线尽量保持等长。 布线中把DATA的串联电阻尽量放置在主芯片与MEMORY之间，而DQM与DQS对主芯片来说为输出信号，因此尽可能靠近主芯片摆放，达不到的的情况下也要与DATA信号的串联电阻要求一致。 VTT的终端电阻要尽量靠近它们各自的信号，他们可以在走线的中间放置，建议靠近MEMORY的管脚放置。 所有的旁路电容都应该放置在相关的电源引脚的旁边。

  3. 所属分类：嵌入式

    • 发布日期：2008-11-12
    • 文件大小：39936
    • 提供者：yiwenyiwu

  1. 美光SDRAM和DDR布线指导.pdf

  2. 详细介绍镁光的DDR的布线方法，布局注意事项

  3. 所属分类：硬件开发

    • 发布日期：2016-10-10
    • 文件大小：386048
    • 提供者：kgeneral

  1. DDR2Layout指导手册

  2. DDR2Layout指导手册 DDR布线通常是一款硬件产品设计中的一个重要的环节，也正是因为其重要性，网络上也有大把的人在探讨DDR布线规则，有很多同行故弄玄虚，把DDR布线说得很难，我在这里要反其道而行之，讲一讲DDR布线最简规则与过程。 如果不是特别说明，每个步骤中的方法同时适用于DDR1，DDR2和DDR3。PCB设计软件以Cadence Allgro 16.3为例。 第一步，确定拓补结构（仅在多片DDR芯片时有用） 首先要确定DDR的拓补结构，一句话，DDR1/2采用星形结构，DDR3

  3. 所属分类：硬件开发

    • 发布日期：2018-04-20
    • 文件大小：2097152
    • 提供者：fanpeng314

  1. DDR布线规则与过程

  2. 讲述DDR颗粒从布局到布线的一些实践经验，有效的帮助初学者提高对高速芯片布局布线的理解。

  3. 所属分类：硬件开发

    • 发布日期：2018-05-31
    • 文件大小：1048576
    • 提供者：sramer

  1. DDR布局布线规则与实例【中为电子科技工作室】

  2. ddr3的布线规则 框图规则设置 T型拓扑和fly-by的区别 以及阻抗控制等

  3. 所属分类：讲义

    • 发布日期：2018-08-10
    • 文件大小：4194304
    • 提供者：jellymaomao

  1. DDR3布局布线规则与实例.pdf

  2. DDR3 在布线中十分重要，它必须考虑阻抗匹配问题，通常单端为 50Ω，差分 100Ω。 图 3 给出了 DDR 及其去耦电容的最终布局，其中左图是顶层布局，右图为底层布局，共计 4 片 DDR3 芯片，顶层、底层各两片。 DDR 应该尽量靠近 CPU，这样可以减小寄生参数和传 播延时。

  3. 所属分类：嵌入式

    • 发布日期：2020-06-20
    • 文件大小：8388608
    • 提供者：weixin_46057817

  1. Candence-Allegro-shemic+pcb.rar(官网demo-candence+allegro 6层，含BGA，原理及PCB设计学习绝佳实例)

  2. 官网demo板，6层PCB，核心是TI-超低功耗DSP器件，支持网口PHY，DDR，NANDFLAH,SD卡，LCD，camera，audio-in/out,usb,sata等各种外设，包含成套的完善的原理图及PCB源文件，PCB库文件及相关工程文件，BGA361及其他高速信号，及对于学习BGA布局布线，DDR布局布线，PHY布局布线等，是Candence及allegro的绝佳设计实际例程。

  3. 所属分类：嵌入式

    • 发布日期：2020-07-06
    • 文件大小：3145728
    • 提供者：weixin_45803295

  1. DDR2 SDRAM×32布局、布线经验谈

  2. 之前对DDR2的原理与板级布线非常的陌生，导致刚开始布线时走了很多弯路，折腾了好几天才解决。由于DDR2布线的严格要求，整个布线思路也是更新了若干次，不过现在看来，今后若再布DDR的线会效率更高的。其实两个星期之前DDR2的布线就完成了，只是一直没有找到时间写这篇文章，今天上午特意花点时间写了这些文字、截了几个图，和网友分享一下。

  3. 所属分类：其它

    • 发布日期：2020-08-02
    • 文件大小：61440
    • 提供者：weixin_38654415

  1. 嵌入式系统/ARM技术中的基于Actel反熔丝FPGA的高速DDR接口设计

  2. 摘要：文章提出一种基于Actel 公司RTAX – S 系列耐辐射反熔丝FPGA 实现的高速DDR 输出电路的设计方法。通过Modelsim 对其进行了布局布线仿真分析和验证，验证了设计方法合理、可行，有助于反熔丝FPGA 后续星载应用。 　　0 引言 　　随着航天技术的发展，FPGA 等大规模逻辑器件越来越成为不可缺的角色； 同时处理数据量的增大、以及各类型接口电路的交叉使用，使得合理、可靠的高速接口设计成为衡量设计优劣的关键。而由于空间环境的特殊性，导致近年来在轨卫星产品中单粒子翻转（

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：571392
    • 提供者：weixin_38746018

  1. 汽车电子中的汽车音响导航系统中DDR高速信号的PCB设计

  2. 在以往汽车音响的系统设计当中， 一块PCB上的最高时钟频率在30~50MHz已经算是很高了，而现在多数PCB的时钟频率超过100MHz,有的甚至达到了GHz数量级。为此，传统的以网表驱动的串行式设计方法已经不能满足今天的设计要求，现在必须采用更新的设计理念和设计方法，即将以网表驱动的串行的设计过程， 改变成将整个设计各环节并行考虑的一个并行过程。也就是说将以往只在PCB布局、布线阶段才考虑的设计要求和约束条件， 改在原理图设计阶段就给予足够的关注和评估，在设计初期就开始分析关键器件的选择，构想关

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：393216
    • 提供者：weixin_38607479

  1. 嵌入式系统/ARM技术中的嵌入式DDR总线的布线分析与设计

  2. 引 言 　　　　嵌入式DDR(Double Data Rate，双数据速率)设计是含DDR的嵌入式硬件设计中最重要和最核心的部分。随着嵌入式系统的处理能力越来越强大，实现的功能越来越多，系统的工作频率越来越高，DDR的工作频率也逐渐从最低的133 MHz提高到200 MHz，从而实现了更大的系统带宽和更好的性能。然而，更高的工作频率同时也对系统的稳定性提出了更高的要求，这需要硬件设计者对电路的布局走线有更多的约束和考虑。而影响整个系统能否工作正常且稳定的最重要的部分就是DDR部分的电路设计。

  3. 所属分类：其它

    • 发布日期：2020-11-19
    • 文件大小：100352
    • 提供者：weixin_38614812

  1. 嵌入式系统/ARM技术中的嵌入式DDR息线的布线分析与设计

  2. 引 言 　　嵌入式DDR(Double Data Rate，双数据速率)设计是含DDR的嵌入式硬件设计中最重要和最核心的部分。随着嵌入式系统的处理能力越来越强大，实现的功能越来越多，系统的工作频率越来越高，DDR的工作频率也逐渐从最低的133 MHz提高到200 MHz，从而实现了更大的系统带宽和更好的性能。然而，更高的工作频率同时也对系统的稳定性提出了更高的要求，这需要硬件设计者对电路的布局走线有更多的约束和考虑。而影响整个系统能否工作正常且稳定的最重要的部分就是DDR部分的电路设计。 　

  3. 所属分类：其它

    • 发布日期：2020-11-15
    • 文件大小：201728
    • 提供者：weixin_38502183

  1. 基于Actel反熔丝FPGA的高速DDR接口设计

  2. 摘要：文章提出一种基于Actel 公司RTAX – S 系列耐辐射反熔丝FPGA 实现的高速DDR 输出电路的设计方法。通过Modelsim 对其进行了布局布线仿真分析和验证，验证了设计方法合理、可行，有助于反熔丝FPGA 后续星载应用。 　　0 引言 　　随着航天技术的发展，FPGA 等大规模逻辑器件越来越成为不可缺的角色； 同时处理数据量的增大、以及各类型接口电路的交叉使用，使得合理、可靠的高速接口设计成为衡量设计优劣的关键。而由于空间环境的特殊性，导致近年来在轨卫星产品中单粒子翻转（

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：741376
    • 提供者：weixin_38501916
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