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  1. FPGA实现高速DDR3存储器控制器.doc

  2. FPGA实现高速DDR3存储器控制器,对FPGA DDR3非常有帮助的
  3. 所属分类:硬件开发

    • 发布日期:2013-03-07
    • 文件大小:339kb
    • 提供者:wangtou
  1. 基于FPGA的DDR3 SDRAM控制器用户接口设计

  2. 基于FPGA的DDR3 SDRAM控制器用户接口设计
  3. 所属分类:硬件开发

    • 发布日期:2016-08-05
    • 文件大小:357kb
    • 提供者:lightman123
  1. 基于Xilinx FPGA的DDR3读写控制模块(包含整个工程)

  2. 基于Xilinx FPGA的DDR3控制器读写程序,此程序已经用于实际的项目中,读写控制很稳定。上传的是一个实际的DDR3工程,开发环境为Vivado 2017.4
  3. 所属分类:嵌入式

    • 发布日期:2018-07-05
    • 文件大小:35mb
    • 提供者:dal2369
  1. DDRx技术介绍-Write-leveling、Fly-by拓扑、DBI功能与POD电平

  2. Write leveling 功能和 Fly_by 拓扑密不可分。Fly_by 拓扑主要应用于时钟、地址、命令和控制信号, 该拓扑可以有效的减少 stub 的数量和他们的 长度,但是却会导致时钟和 Strobe 信号在每个芯片上 的飞行时间偏移,这使得控制器(FPGA 或者 CPU)很难保持 tDQSS、 tDSS 和 tDSH 这些参数满足时序 规格。因此 write leveling 应运而生,这也是为什么在 DDR3 里面使用 fly_by 结构后数据组可以不 用和时钟信号去绕等长的原因,
  3. 所属分类:其它

    • 发布日期:2018-12-29
    • 文件大小:277kb
    • 提供者:lianshui7460
  1. 基于FPGA的DDR3 SDRAM控制器设计及实现(1)

  2. 基于FPGA的DDR3 SDRAM控制器设计及实现(1)
  3. 所属分类:硬件开发

    • 发布日期:2019-01-31
    • 文件大小:549kb
    • 提供者:wangli651920248
  1. 11_ddr3_test.zip

  2. Spartan6 FPGA 芯片中集成了 MCB 硬核,它可以支持到 DDR3,而且对于大多数厂家 的存储芯片都支持(Micron、 Elpida、 Hynix.....)。对于工程来讲,其 MCB 硬核优秀的误码 校验和偏移时钟校验,以及 PLL_ADV 工作时的稳定、高精度都大大保证了研发产品的质量。 Xilinx ISE 提供了 MIG IP 核,可以用它来直接生成 DDR3 控制器设计模块,模块包含可 自由修改的 HDL 源代码和约束文件。用户可以在 MIG 的 GUI 图形界面根据所
  3. 所属分类:硬件开发

    • 发布日期:2019-06-17
    • 文件大小:10mb
    • 提供者:u010943737
  1. ug586_7Series_MIS.pdf

  2. ddr3版本的mig控制器ip核使用,该IP核主要是A7、K7、V7系列的FPGA适用,原汁原味的英文原版
  3. 所属分类:硬件开发

    • 发布日期:2020-04-13
    • 文件大小:17mb
    • 提供者:CSDN5529
  1. 02Kintex*秘籍-MIG DDR应用3缓存设计.pdf

  2. 节介绍 7 系列 FPGA 存储器接口解决方案核心架构,概述了核心模块和接口。图 4-1-1 所示的用户 FPGA 逻辑模块是需要连接到外部 DDR2 或 DDR3 SDRAM 的任何 FPGA 设计。 用户 FPGA 逻辑通过用户界面连接到内存控制器。IPCORE 提供了一个用户 FPGA 逻辑示例。
  3. 所属分类:嵌入式

    • 发布日期:2020-04-13
    • 文件大小:5mb
    • 提供者:qq_43194050
  1. DDR3的控制器(并带有Testbench),可烧录到FPGA中对内存进行读写,相关技术人员可在该代码上修改用于其他场合

  2. DDR3的控制器(并带有Testbench),可烧录到FPGA中对内存进行读写,相关技术人员可在该代码上修改用于其他场合。
  3. 所属分类:其它

    • 发布日期:2019-10-04
    • 文件大小:237kb
    • 提供者:pgl512228
  1. 基于FPGA的DDR3 SDRAM控制器用户接口设计

  2. 为了满足高速图像数据采集系统中对高带宽和大容量的要求,利用Virtex-7 系列FPGA 外接DDR3 SDRAM 的设计方法,提出了一种基于Verilog-HDL 语言的DDR3 SDRAM 控制器用户接口设计方案。该控制器用户接口已经在Xilinx 公司的VC707 开发板上通过了功能验证,并成功的被应用到高速图像数据采集系统中。含有该用户接口的控制器具有比一般的控制器接口带宽利用率高、可移植性强和成本低的优点,可以根据设计人员的需要被灵活地应用到不同的工程。
  3. 所属分类:其它

    • 发布日期:2020-07-31
    • 文件大小:96kb
    • 提供者:weixin_38590790
  1. 基于FPGA的DDR3控制器设计

  2. 介绍了DDR3 SDRAM的技术特点、工作原理,以及控制器的构成。利用Xilinx公司的MIG软件工具在Virtex-6系列FPGA芯片上,实现了控制器的设计方法,并给出了ISim仿真验证结果,验证了该设计方案的可行性。
  3. 所属分类:其它

    • 发布日期:2020-07-30
    • 文件大小:81kb
    • 提供者:weixin_38690739
  1. 基于FPGA的DDR3多端口读写存储管理设计

  2. 为了解决视频图形显示系统中多个端口访问DDR3时出现的数据存储冲突问题,设计了一种基于FPGA的DDR3存储管理系统。DDR3存储器控制模块使用MIG生成DDR3控制器,只需通过用户接口信号就能完成DDR3读写操作。DDR3用户接口仲裁控制模块将中断请求分成多个子请求,实现视频中断和图形中断的并行处理。帧地址控制模块确保当前输出帧输出的是最新写满的帧。验证结果表明,设计的DDR3存储管理系统降低了多端口读写DDR3的复杂度,提高了并行处理的速度。
  3. 所属分类:其它

    • 发布日期:2020-07-29
    • 文件大小:73kb
    • 提供者:weixin_38596879
  1. 基于FPGA的DDR3多端口读写存储管理的设计与实现

  2. 为了解决视频图形显示系统中多个端口访问DDR3的数据存储冲突,设计并实现了基于FPGA的DDR3存储管理系统。DDR3存储器控制模块使用MIG生成DDR3控制器,只需通过用户接口信号就能完成DDR3读写操作。DDR3用户接口仲裁控制模块将中断请求分成多个子请求,实现视频中断和图形中断的并行处理。帧地址控制模块确保当前输出帧输出的是最新写满的帧。
  3. 所属分类:其它

    • 发布日期:2020-08-05
    • 文件大小:90kb
    • 提供者:weixin_38506798
  1. 高速CMOS图像存储与实时显示系统设计

  2. 针对遥测系统图像单元存在数据量大、速度快、无法直接存储显示等问题,设计了一种高速图像存储与实时显示系统。系统以Spartan 6系列现场可编程门阵列(FPGA)作为核心处理器,使用Full模式Camera Link接口采集CMOS相机输出的图像数据,利用DDR3乒乓缓存技术将图像数据写入由SATA控制器组成的磁盘阵列中,并且通过千兆以太网接口将处理后的数据上传至计算机;图像数据采用抽帧以及降低分辨率的形式,将其转换为1 024×768像素的VGA分辨率格式,最后通过VGA接口对图像进行实时显示。
  3. 所属分类:其它

    • 发布日期:2020-10-16
    • 文件大小:431kb
    • 提供者:weixin_38741244
  1. 基于高速ADC的TOF-SIMS数据采集系统

  2. 设计了一种适用于飞行时间二次离子质谱仪(TOF-SIMS)的数据采集系统。系统使用高速模数转换(ADC)芯片对模拟信号进行采样,以FPGA作为时序控制器,采用DDR3 SDRAM进行数据缓存,通过PCI-Express(PCIE)总线与上位机进行高速数据传输,并对ADC动态性能和PCI-Express总线的读写速度进行测试。结果表明,系统采集频率为400 MHz的正弦信号时,ADC的信噪比为56.333 dB,总谐波失真为-63.509 dB,有效位数为8.995 bit;PCI-Express
  3. 所属分类:其它

    • 发布日期:2020-10-16
    • 文件大小:357kb
    • 提供者:weixin_38546308
  1. 基于DDR3存储器接口控制器IP核的视频数据处理

  2. 引言     与过去几代(DDR和DDR2)器件相比,DDR3存储器器件有了明显的进步。DDR3存储器系统可以大大提升各种数据处理应用的性能。为了充分利用和发挥DDR3存储器的优点,使用一个高效且易于使用的DDR3存储器接口控制器是非常重要的。视屏处理应用就是一个很好的示例,说明了DDR3存储器系统的主要需求以及在类似数据流处理系统中DDR3接口所需的特性。希望能给大家有个客观的认知。   视频处理系统将对于数据带宽的要求推高到了极致:系统可以处理越多的数据,就具有越高的性价比。视频聚合器和
  3. 所属分类:其它

    • 发布日期:2020-10-23
    • 文件大小:184kb
    • 提供者:weixin_38677190
  1. 用中档FPGA实现高速DDR3存储器控制器

  2. 。在FPGA中实现高速、高效率的DDR3控制器是一项艰巨的任务。直到最近,只有少数高端(昂贵)的FPGA有支持与高速的DDR3存储器可靠接口的块。然而,现在新一代中档的FPGA提供这些块、高速FPGA架构、时钟管理资源和需要实现下一代DDR3控制器的I/O结构。本文探讨设计所遇到的挑战,以及如何用一个特定的FPGA系列LatticeECP3实现DDR3存储器控制器。
  3. 所属分类:其它

    • 发布日期:2020-10-26
    • 文件大小:212kb
    • 提供者:weixin_38631401
  1. 用中档FPGA实现高速DDR3存储器控制器

  2. 由于系统带宽不断的增加,因此针对更高的速度和性能,设计人员对存储技术进行了优化。下一代双数据速率(DDR)SDRAM芯片是DDR3 SDRAM。 DDR3 SDRAM具有比DDR2更多的优势。这些器件的功耗更低,能以更高的速度工作,有更高的性能(2倍的带宽),并有更大的密度。与DDR2相比,DDR3器件的功耗降低了30%,主要是由于小的芯片尺寸和更低的电源电压(DDR3 1.5V而DDR2  1.8V)。
  3. 所属分类:其它

    • 发布日期:2020-10-26
    • 文件大小:293kb
    • 提供者:weixin_38703794
  1. mig_7series_0_ex.rar

  2. xilinx系列FPGA的MIG控制器驱动DDR3,内含驱动代码,更改后的读写测试代码。mig_7series
  3. 所属分类:其它

    • 发布日期:2020-11-19
    • 文件大小:50mb
    • 提供者:qq_40147893
  1. 基于xilinx vivado 的DDR3 IP核扩展IP FDMA 的使用详解

  2. 本文是关于FDMA ip的使用详解,主要从ip的设置与使用两方面介绍。 FDMA 是 MSXBO(米联客的)基于 AXI4 总线协议定制的一个 DMA 控制器。 有了这个 IP 我们可以统一实现用 FPGA 代码直接读写 PL 的 DDR 或者 ZYNQ PS 的 DDR。 通过这个 IP 我们可以方便地进行 AXI4 FULL MASTER 的操作,比如我们经常要读写 DDR,那么只要挂到 AXI4 总线上就可以利用这个 IP 实现。
  3. 所属分类:硬件开发

    • 发布日期:2021-01-13
    • 文件大小:568kb
    • 提供者:u014586651