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  1. verilog中多个else_if级联造成的综合电路的低效率及解决办法

  2. 通过在quartus中仿真并分析综合后的RTL图,分析了多个else_if级联对综合结果的影响,说明了为什么我们要避免这样的代码风格。提出了解决办法,包括使用多个if_else来代替else_if的多级级联,还有用casex语句来代替多个esle_if级联。
  3. 所属分类:嵌入式

    • 发布日期:2010-12-02
    • 文件大小:47kb
    • 提供者:huigenb