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  1. 编写搞效率的testbench

  2. 清楚、详细的描述了如何编写高效率的testbench

  3. 所属分类：软件测试

    • 发布日期：2012-02-09
    • 文件大小：4mb
    • 提供者：wangcheng3052

  1. altera fpga 单口ram核的运用

  2. 运用fpga自带的单口ram ip核，并写了一个读使能、地址、数据的产生控制模块，并简单的编写testbench来用modelsim仿真，方便大家理解ram 核的使用。

  3. 所属分类：硬件开发

    • 发布日期：2012-03-01
    • 文件大小：2mb
    • 提供者：jeloc3648

  1. altera fpga 双口ram ip核的运用

  2. 文件是整个工程，包含verilog编写的数据、地址产生模块，包含testbench的测试代码，并用modelsim进行了仿真。方便大家理解双口ram ip核的使用。

  3. 所属分类：其它

    • 发布日期：2012-03-01
    • 文件大小：26mb
    • 提供者：jeloc3648

  1. altera fpga 双口ram ip核的运用

  2. 文件是整个工程，包含verilog编写的数据、地址产生模块，包含testbench的测试代码，并用modelsim进行了仿真。方便大家理解双口ram ip核的使用。

  3. 所属分类：其它

    • 发布日期：2015-08-09
    • 文件大小：26mb
    • 提供者：duanwuqqqqqq

  1. Verilog+HDL+代码风格规范

  2. 本规范内容包括可综合设计规范和仿真验证规范两部分。可综合设计规范是针对逻辑设计代码，适用于RTL的任何一种描述方式（数据流描述，行为描述，门级描述）。仿真验证规范针对Testbench代码。 本规范读者含概FPGA设计人员、验证人员和其他与FPGA开发相关人员。

  3. 所属分类：硬件开发

    • 发布日期：2015-11-23
    • 文件大小：356kb
    • 提供者：u010954276

  1. Modelsim 6.0 使用教程.rar

  2. Modelsim仿真工具是Model公司开发的。它支持Verilog、VHDL以及他们的混合仿真，它可以将整个程序分步执行，使设计者直接看到他的程序下一步要执行的语句，而且在程序执行的任何步骤任何时刻都可以查看任意变量的当前值，可以在Dataflow窗口查看某一单元或模块的输入输出的连续变化等，比Quartus自带的仿真器功能强大的多，是目前业界最通用的仿真器之一。 ModelSim分几种不同的版本：SE、PE和OEM，其中 集成在 Actel、Atmel、Altera、Xilinx以及Lat

  3. 所属分类：其它

    • 发布日期：2019-07-09
    • 文件大小：667kb
    • 提供者：weixin_39841365

  1. 【FPGA系统—Verilog设计实验汇总】10个数字系统电路

  2. 一、4位半加法器的Verilog实现 二、138译码器的Verilog实现 三、并行输入串行输出移位寄存器 四、带异步复位和置位、上升沿触发的触发器 五、模10计数器 六、停车位剩余计数显示牌的Verilog实现 七、银行排号机系统电路 八、分频器（2的偶数分频、16分频(占空比为2:14)、5分频） 九、四选一数据选择器——testbench仿真 十、ASK调制、FSK调制(正弦波) ———————————————— 原文链接：https://blog.csdn.net/qq_42605300

  3. 所属分类：硬件开发

    • 发布日期：2020-06-18
    • 文件大小：987kb
    • 提供者：qq_42605300

  1. FPGA实现多功能数字钟（Verilog）.rar

  2. 使用Verilog实现的多功能数字钟（时钟，闹钟（设置、闹钟音乐）、整点报时、秒表、数码管显示），包含所有的rtl主体代码，和testbench仿真代码。以及使用的fpga驱动beep演奏音乐的原理

  3. 所属分类：嵌入式

    • 发布日期：2020-06-15
    • 文件大小：654kb
    • 提供者：weixin_39520719