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搜索资源列表

  1. fpga4fun chm格式下载

  2. fpga4fun 网站打不开，从网上将能打开的时候的资料整合成chm格式的文件 讲述了什么是FPGA？FPGA怎么用？以及FPGA高级使用等等 所以好东西有点贵哦~~~~~~~

  3. 所属分类：硬件开发

    • 发布日期：2009-08-18
    • 文件大小：4mb
    • 提供者：a254591139a

  1. fpga4fun的离线版

  2. 个人感觉非常不错，讲的很详细，还有源代码。非常感谢这个网站。

  3. 所属分类：硬件开发

    • 发布日期：2009-10-04
    • 文件大小：4mb
    • 提供者：westsee

  1. verilog SPI slave IP, www.fpga4fun.com

  2. www.fpga4fun.com代码 spi slave，可以实现从接收，已经用DSP和FPGA通信测试

  3. 所属分类：硬件开发

    • 发布日期：2010-05-14
    • 文件大小：29kb
    • 提供者：yanhc519

  1. verilog uart ip, www.fpga4fun.com

  2. verilog uart ip, 代码参考：www.fpga4fun.com 内有说明

  3. 所属分类：硬件开发

    • 发布日期：2010-05-14
    • 文件大小：68kb
    • 提供者：yanhc519

  1. 简易数字示波器设计外文资料

  2. Flashy acquisition board Flashy is a fast acquisition board. It is typically used with an FPGA board to create a digital oscilloscope. Here's Flashy (top board) and a BNC connector mounted on Pluto-II (bottom board): http://www.fpga4fun.com/board_fl

  3. 所属分类：硬件开发

    • 发布日期：2011-07-23
    • 文件大小：335kb
    • 提供者：esbson

  1. 不带FIFO的Uart（串口）verilog工程

  2. quartus上用verilog写的串口代码，分为收和发模块，例化的时候可以配置波特率，输入时钟和停止位等参数，默认8位数据，1个停止位，参考了www.fpga4fun.com网站的资料

  3. 所属分类：嵌入式

    • 发布日期：2013-12-27
    • 文件大小：16kb
    • 提供者：amugou

  1. 带有单时钟fifo的串口Verilog代码

  2. quartus上用verilog写的串口代码，分为收和发模块，例化的时候可以配置波特率，输入时钟和停止位等参数，默认8位数据，1个停止位，收和发模块之间插入了一个单时钟的FIFO，供大家一起学习和参考，本代码有参考www.fpga4fun.com网站的资料

  3. 所属分类：嵌入式

    • 发布日期：2013-12-27
    • 文件大小：18kb
    • 提供者：amugou

  1. 带有双时钟fifo的串口Verilog代码

  2. quartus上用verilog写的串口代码，分为收和发模块，例化的时候可以配置波特率，输入时钟和停止位等参数，默认8位数据，1个停止位，收和发模块之间插入了一个 跨时钟域的FIFO，供大家一起学习和参考，本代码有参考www.fpga4fun.com网站的资料。该代码稳定可靠，可用作fpga设计和调试

  3. 所属分类：嵌入式

    • 发布日期：2013-12-27
    • 文件大小：18kb
    • 提供者：amugou

  1. fpga4fun网站的离线版(2017)

  2. fpga4fun网站的离线版本，2017年制作

  3. 所属分类：硬件开发

    • 发布日期：2017-08-24
    • 文件大小：13mb
    • 提供者：dfchenfeng