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搜索资源列表

  1. FPGA轻松实现高速IO串口-Xilinx公司技术营销部制

  2. 介绍 I/O性能极限………………………………………………......................................................…………………….....1 针对I/O的数字设计解决方案………………………………………………………………………..……….………………….1 千兆位级串行技术介绍…………………………………………………………………………………………………………..1 数字电子通信的历史……………………………………………………………………………………

  3. 所属分类：硬件开发

    • 发布日期：2012-07-21
    • 文件大小：4mb
    • 提供者：wayne1025

  1. serdes 均衡技术

  2. serdes 均衡 A 2.2Gbps CMOS Look-Ahead DFE Receiver for Multidrop Channel

  3. 所属分类：IT管理

    • 发布日期：2013-04-17
    • 文件大小：225kb
    • 提供者：liu398678827

  1. A 1.2Gbps CMOS DFE Receiver with the Extended Sampling Time Window for

  2. A 1.2Gbps CMOS DFE Receiver with the Extended Sampling Time Window for 均衡 serdes

  3. 所属分类：IT管理

    • 发布日期：2013-04-17
    • 文件大小：159kb
    • 提供者：liu398678827

  1. 基于多阶信号调制技术的高速SerDes物理层电路设计优化

  2. 本文探索计算机系统中集成化愁片间互连高速串行错路单通道的物理层设计策略，从均衡电路设计方法和信号调制技术两个角度，提出了创新的电路设计及信号优化策略，为下一代集成化想片间高速互连提供设计参考及解决方案。

  3. 所属分类：电信

    • 发布日期：2018-09-27
    • 文件大小：12mb
    • 提供者：weixin_43294622

  1. 理解SerDes

  2. FPGA发展到今天，SerDes(Serializer-Deserializer)基本上是标配了。从PCI到PCI Express, 从ATA到SATA，从并行ADC接口到JESD204, 从RIO到Serial RIO,…等等，都是在借助SerDes来提高性能。SerDes是非常复杂的数模混合设计，用户手册的内容只是描述了森林里面的一棵小树,并不能够解释SerDes是怎么工作的。SerDes怎么可以没有传输时钟信号？什么是加重和均衡？抖动和误码是什么关系？各种抖动之间有什么关系？本篇小文试着

  3. 所属分类：硬件开发

    • 发布日期：2018-10-28
    • 文件大小：1mb
    • 提供者：shaoqifeng

  1. serdes均衡技术

  2. 加州大学伯克利分校关于serdes均衡技术的论文，值得一看。

  3. 所属分类：专业指导

    • 发布日期：2018-11-12
    • 文件大小：3mb
    • 提供者：icmy042

  1. serdes 均衡

  2. serdes 均衡

  3. 所属分类：硬件开发

    • 发布日期：2016-07-18
    • 文件大小：55mb
    • 提供者：u011383259

  1. 电子测量中的4路（3路数据 + 1路时钟） LVDS串行器/解串器的延迟裕量测试

  2. 摘要：对于MAX9209/MAX9222等多通道输入的LVDS串行/解串器，测量接收器的延迟裕量以判断它们的抖动容限是一种行之有效的方法。虽然一些文献给出了接收端的延迟定义，但还没有公认的测试方法。本文介绍了详细的延迟裕量的测试方法。本文提供的内容有助于理解4路SerDes器件数据资料中给出的延迟裕量的规格和定义。 　　以下测试将给出测试中的各个步骤，测试使用了Maxim的MAX9209/MAX9222串行器/解串器(SerDes)，工作在直流均衡模式，连线是10米屏蔽双绞线。整个测试过程使用

  3. 所属分类：其它

    • 发布日期：2020-11-12
    • 文件大小：273kb
    • 提供者：weixin_38627826

  1. 4路（3路数据 + 1路时钟） LVDS串行器/解串器的延迟裕量测试

  2. 摘要：对于MAX9209/MAX9222等多通道输入的LVDS串行/解串器，测量接收器的延迟裕量以判断它们的抖动容限是一种行之有效的方法。虽然一些文献给出了接收端的延迟定义，但还没有公认的测试方法。本文介绍了详细的延迟裕量的测试方法。本文提供的内容有助于理解4路SerDes器件数据资料中给出的延迟裕量的规格和定义。 　　以下测试将给出测试中的各个步骤，测试使用了Maxim的MAX9209/MAX9222串行器/解串器(SerDes)，工作在直流均衡模式，连线是10米屏蔽双绞线。整个测试过程使用

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：418kb
    • 提供者：weixin_38661852

  1. Xilinx的7系列FPGA高速收发器：TX发送端的介绍

  2. 每一个收发器拥有一个独立的发送端，发送端有PMA（Physical Media Attachment，物理媒介适配层）和PCS（Physical Coding Sublayer，物理编码子层）组成，其中PMA子层包含高速串并转换（Serdes）、预/后加重、接收均衡、时钟发生器及时钟恢复等电路。PCS子层包含8B/10B编解码、缓冲区、通道绑定和时钟修正等电路。对于GTX的发送端来说，结构如图1所示。图1FPGA内部并行数据通过FPGA TX Interface进入TX发送端，然后经过PCS和P

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：387kb
    • 提供者：weixin_38629391