FPGA开发过程中，能够方便的观察模块中信号的时序变化对逻辑的开发有很重要的意义。在quartus中的signal tap 就是能够方便的抓取模块中的信号，这类似与ISE的chipscope，但是在vivado中就没有了，必须内部例化ila，抓取的数据也不太方便，所以个人对vivado的使用还是感觉不太方便。言归正传，这里将详细讲解signal tap的使用，我使用的quartus版本为10.1