stimc –用于刺激生成的轻量级Verilog-vpi包装器 stimc是轻量级的Verilog-vpi包装器，可通过类似于SystemC的c / c ++代码简化仿真控制。 与SystemC相比，您只能将stimc与Verilog模拟器一起使用，并且它并不是独立的硬件描述或建模语言。 主要目的是通过c / c ++代码控制和观察空的Verilog Shell模块的端口，以提供外部组件的抽象模型或模拟对硬件组件的基于外部软件的访问的功能。 用法 Verilog Shell 您需要的第一件事是