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  1. 异步fifo 经典设计

  2. 　介绍异步FIFO的基本结构和工作原理,用verilog描述并对其进行综合仿真并在FPGA上实现,得到较好的性能。

  3. 所属分类：嵌入式

    • 发布日期：2009-07-07
    • 文件大小：546kb
    • 提供者：aichijingyu

  1. 用 verilog语言设计UART 带FIFO 32位

  2. 用 verilog语言设计UART 带FIFO 32位 可以参考下

  3. 所属分类：嵌入式

    • 发布日期：2011-05-23
    • 文件大小：4kb
    • 提供者：wenhuj102

  1. 异步FIFO的Verilog设计

  2. 　介绍异步F IFO的基本结构和工作原理,分析异步F IFO的设计难点及其解决办法,在传统设计的基础上提出 一种新颖的电路结构,用verilog描述并对其进行综合仿真并在FPGA上实现,得到较好的性能。

  3. 所属分类：嵌入式

    • 发布日期：2009-03-08
    • 文件大小：546kb
    • 提供者：tayloverlong

  1. 基于Verilog的FPGA与USB 2．0高速接口.jpg

  2. 基于Verilog的FPGA与USB 2．0高速接口，USB (通用串行总线)是英特尔、微软、IBM、康柏等公司1994年联合制定的一种通用串行总线规范，它具有数据传输速度快，成本低，可靠性高，支持即插即用和热插拔等优点，迅速得到广泛应用。 　　在高速的数据采集或传输中，目前使用较多的都是采用USB 2．0 接口 控制器和 FPGA 或DSP实现的，本设计在USB 2．0接口芯片CY7C68013的Slave FIFO模式下

  3. 所属分类：其它

    • 发布日期：2020-01-21
    • 文件大小：31kb
    • 提供者：u013088618

  1. EDA/PLD中的关于Verilog简易UART的FPGA/CPLD实现

  2. 测试平台：MACHXO640 　　可编程语言：Verilog 　　随机测试：是 　　波特率：9600 　　误码率：<1%oooooo 　　目标：在xo640上实现一个简单的Uart，能够解析串口数据，并在寄存器中存储，用FIFO实现数据的传递。那么后期可以通过开发板上的串口经CPLD访问各种数据。比如PC=CPLD=EEPROM等等，极大方便后期的开发和调试。 　　下面介绍一下重点： 　　1、Speed波特率及采样设置 　　这里的原理是：根据实际的波特率和板卡所使用的晶振频

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：52kb
    • 提供者：weixin_38554781

  1. 基于激光告警系统的异步FIFO设计和实现

  2. 激光技术经过几十年的发展，激光武器已从理论走向实践。激光武器的大量出现带来了日益严峻的威胁，激光告警设备对激光来袭的探测与预报是激光对抗的基本手段。如何从复杂的环境下探测判断激光来袭信号是告警系统面临的首要任务。随着数字技术的发展，处理速度的不断提高，采用数字技术如FPGA等来处理告警信号成为可能。本文采用Verilog HDL语言设计了一种异步FIFO（时钟周期和相位相互独立），它不仅提供数据缓冲，而且能够实现不同时钟域间的转换等功能。 　　1 激光告警接收系统的数据采样和处理 　　对于高速在

  3. 所属分类：其它

    • 发布日期：2020-10-22
    • 文件大小：268kb
    • 提供者：weixin_38574132

  1. EDA/PLD中的基于CPLD的PLC背板总线协议接口芯片设计

  2. 摘要：设计了一组基于CPLD的PLC背板总线协议接口芯片，协议芯片可以区分PLC的背板总线的周期性数据和非周期性数据。详细介绍了通过Verilog HDL语言设计状态机、协议帧控制器、FIFO控制器的过程，25MHz下背板总线工作稳定的试验结果验证了协议芯片设计的可行性。 　　可编程逻辑控制器（PLC）主机是通过背板总线支持扩展模块的连接， 背板总线是PLC 主机同I/O扩展模块之间的高速数据通路，支持主机和扩展模块之间的I/O 数据刷新。背板总线的技术水平决定了PLC 产品的I/O 扩展能力

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：185kb
    • 提供者：weixin_38702931

  1. EDA/PLD中的怎样实现Verilog模拟PS2协议

  2. PS2协议读键盘值相当简单嘛，比模拟SPI、I2C简单多了...下面介绍一下具体过程. 　　1.明确接线关系，只需接4根线，VCC要+5V，3.3我测试过不能用，时钟和数据线要用bidir双向口线，FPGA可以不用外接上拉电阻。另外，USB键盘也可以用，只要用一个转接头转成PS2即可。 　　2.读取基本的键盘数据，不需要FPGA发送任何数据，只需读取键盘发回来的数据即可 　　如下面的时序图，每次键盘发送11个clock信号，我们需要做的事情就是在时钟的下降沿读取数据 　　3.

  3. 所属分类：其它

    • 发布日期：2020-11-07
    • 文件大小：136kb
    • 提供者：weixin_38673237

  1. 一种新型异步FIFO的设计

  2. 摘要：本文详细说明了一种新型异步FIFO的设计方法。该异步FIFO的宽度为8位，深度为16，支持深度为1的buffer模式。水位可编程。它具有四种FIFO状态，对于DMA和中断的支持非常有用。　　关键词： 异步FIFO；水位；Verilog 引言　　FIFO (先入先出队列)是一种在电子系统中得到广范应用的器件。FIFO可以分为同步FIFO和异步FIFO。同步FIFO只在一个时钟域里工作，比较简单。而异步FIFO是工作在两个时钟域里的FIFO。两个时钟域的频率和相位不同，在一个时钟域里向FIF

  3. 所属分类：其它

    • 发布日期：2020-12-05
    • 文件大小：68kb
    • 提供者：weixin_38732519

  1. 怎样实现Verilog模拟PS2协议

  2. PS2协议读键盘值相当简单嘛，比模拟SPI、I2C简单多了...下面介绍一下具体过程. 　　1.明确接线关系，只需接4根线，VCC要+5V，3.3我测试过不能用，时钟和数据线要用bidir双向口线，FPGA可以不用外接上拉电阻。另外，USB键盘也可以用，只要用一个转接头转成PS2即可。 　　2.读取基本的键盘数据，不需要FPGA发送任何数据，只需读取键盘发回来的数据即可 　　如下面的时序图，每次键盘发送11个clock信号，我们需要做的事情就是在时钟的下降沿读取数据 　　3.

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：189kb
    • 提供者：weixin_38644780

  1. 基于CPLD的PLC背板总线协议接口芯片设计

  2. 摘要：设计了一组基于CPLD的PLC背板总线协议接口芯片，协议芯片可以区分PLC的背板总线的周期性数据和非周期性数据。详细介绍了通过Verilog HDL语言设计状态机、协议帧控制器、FIFO控制器的过程，25MHz下背板总线工作稳定的试验结果验证了协议芯片设计的可行性。 　　可编程逻辑控制器（PLC）主机是通过背板总线支持扩展模块的连接， 背板总线是PLC 主机同I/O扩展模块之间的高速数据通路，支持主机和扩展模块之间的I/O 数据刷新。背板总线的技术水平决定了PLC 产品的I/O 扩展能力

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：214kb
    • 提供者：weixin_38731226

  1. 关于Verilog简易UART的FPGA/CPLD实现

  2. 测试平台：MACHXO640 　　可编程语言：Verilog 　　随机测试：是 　　波特率：9600 　　误码率：<1%oooooo 　　目标：在xo640上实现一个简单的Uart，能够解析串口数据，并在寄存器中存储，用FIFO实现数据的传递。那么后期可以通过开发板上的串口经CPLD访问各种数据。比如PC=CPLD=EEPROM等等，极大方便后期的开发和调试。 　　下面介绍一下重点： 　　1、Speed波特率及采样设置 　　这里的原理是：根据实际的波特率和板卡所使用的晶振频

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：52kb
    • 提供者：weixin_38588520