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  1. Verilog实例（经典135例）

  2. 很实用的Verilog实例！ 目录：王金明：《Verilog HDL程序设计教程》程序例子，带说明。 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波

  3. 所属分类：嵌入式

    • 发布日期：2009-09-08
    • 文件大小：127kb
    • 提供者：kevinsjtu

  1. Verilog HDL 64位并行加法器

  2. 采用verilog编写，包含测试代码，可以选择实现8位、16位、32位、64位的加法。

  3. 所属分类：其它

    • 发布日期：2010-02-05
    • 文件大小：810byte
    • 提供者：daoxia07

  1. verilog HDL经典程序实例135例

  2. Verilog HDL程序设计教程》程序例子，带说明。【例 3.1】4 位全加器 【例 3.2】4 位计数器【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序【例 3.5】“与-或-非”门电路【例 5.1】用 case语句描述的 4 选 1 数据选择器【例 5.2】同步置数、同步清零的计数器【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值【例 5.5】用 begin-end 串行块产生信号波形【例 5.6】用 fork-join 并行块产生信号波形【

  3. 所属分类：嵌入式

    • 发布日期：2010-07-23
    • 文件大小：155kb
    • 提供者：do622

  1. Verilog-HDL实践与应用系统设计

  2. Verilog-HDL实践与应用系统设计本书从实用的角度介绍了硬件描述语言Verilog-HDL。通过动手实践,体验Verilog-HDL的语法结构、功能等内涵。在前五章,以简单的实例列举了Verilog-HDL的用法;在后四章,以应用系统为例详细讲解了系统设计的全过程。书中的全部例子都给出了仿真结果,其源代码都在本书所附的CD-ROM中,并均经过验证无误。 本书的前半部分特别适合于初学者,也可作为工程技术人员的参考内容。后半部分很适合工程开发和研究人员参考。本书除了介绍Verilog-HDL

  3. 所属分类：嵌入式

    • 发布日期：2011-02-22
    • 文件大小：14mb
    • 提供者：zhlyz2003

  1. 王金明：《Verilog HDL程序设计教程》135例

  2. 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行块产生信号波形 【例 5.7】持续赋值方式定义的 2 选

  3. 所属分类：嵌入式

    • 发布日期：2011-02-24
    • 文件大小：127kb
    • 提供者：zhlyz2003

  1. verilog HDL设计实例

  2. 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行块产生信号波形 【例 5.7】持续赋值方式定义的 2 选

  3. 所属分类：专业指导

    • 发布日期：2011-06-14
    • 文件大小：155kb
    • 提供者：wwe12580

  1. 32位快速加法器(Verilog)

  2. 32位超前进位快速加法器 经过Isim仿真测试正确的32位超前加法器 编写语言Verilog-HDL 基于zhaohongliang代码 修改了其中部分有问题的模块

  3. 所属分类：硬件开发

    • 发布日期：2011-11-02
    • 文件大小：4kb
    • 提供者：teresa_no1

  1. 32位快速加法器源代码（Verilog）

  2. 32位超前进位快速加法器 经过Isim仿真测试正确的32位超前加法器 编写语言Verilog-HDL 基于zhaohongliang代码 修改了其中部分有问题的模块

  3. 所属分类：嵌入式

    • 发布日期：2011-11-02
    • 文件大小：4kb
    • 提供者：teresa_no1

  1. 32位快速加法器源代码（Verilog）

  2. 32位超前进位快速加法器 经过Isim仿真测试正确的32位超前加法器 编写语言Verilog-HDL 基于zhaohongliang代码 修改了其中部分有问题的模块

  3. 所属分类：其它

    • 发布日期：2011-11-02
    • 文件大小：4kb
    • 提供者：teresa_no1

  1. 用verilog实现除法器(两种方法）

  2. 一、 实验目的与要求： 用verilog语言编写出一个除法器的代码，并在modelsim中进行功能仿真，认真的完成实验报告。 二、 实验设备（环境）及要求： 在modelsim环境下编写代码与测试程序，并仿真； 在synplify pro下编译，设置硬件并综合。 三、 实验内容及步骤： 1、 选择除法器的算法，本实验开始采用的是减法实现除法器的例子（比如十进制中的a/b，可先比较a与b的大小，如果a>b,则商加1，a<=a-b,再进行比较大小，直到a<b,商不变，余数为a）;

  3. 所属分类：硬件开发

    • 发布日期：2011-11-12
    • 文件大小：290kb
    • 提供者：noodles5320

  1. 《 Verilog HDL 程序设计教程》135例，源码

  2. 《 Verilog HDL 程序设计教程》135例； 。【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行

  3. 所属分类：硬件开发

    • 发布日期：2015-05-27
    • 文件大小：127kb
    • 提供者：feng1o

  1. verilog HDL经典实例135例

  2. 《Verilog HDL程序设计教程》程序例子，带说明。 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并

  3. 所属分类：嵌入式

    • 发布日期：2009-04-04
    • 文件大小：155kb
    • 提供者：ljj0709

  1. 用verilog编写16位加法器乘法器自动售货机.pdf

  2. 包括如下实验的verilog设计报告：实验 1 十六位超前进位加法器、实验二 十六位加减法器、实验三 十六位的乘法器、实验四 自动售货机设计。有设计思路、程序代码、测试代码和仿真波形结果。

  3. 所属分类：电信

    • 发布日期：2020-04-27
    • 文件大小：282kb
    • 提供者：weixin_42596755

  1. 用verilog实现除法器(两种方法）

  2. 一、 实验目的与要求： 用verilog语言编写出一个除法器的代码，并在modelsim中进行功能仿真，认真的完成实验报告。 二、 实验设备（环境）及要求： 在modelsim环境下编写代码与测试程序，并仿真； 在synplify pro下编译，设置硬件并综合。 三、 实验内容及步骤： 1、 选择除法器的算法，本实验开始采用的是减法实现除法器的例子（比如十进制中的a/b，可先比较a与b的大小，如果a>b,则商加1，a<=a-b,再进行比较大小，直到a<b,商不变，余数为a）;

  3. 所属分类：硬件开发

  1. 用verilog实现除法器(两种方法）

  2. 一、 实验目的与要求： 用verilog语言编写出一个除法器的代码，并在modelsim中进行功能仿真，认真的完成实验报告。 二、 实验设备（环境）及要求： 在modelsim环境下编写代码与测试程序，并仿真； 在synplify pro下编译，设置硬件并综合。 三、 实验内容及步骤： 1、 选择除法器的算法，本实验开始采用的是减法实现除法器的例子（比如十进制中的a/b，可先比较a与b的大小，如果a>b,则商加1，a<=a-b,再进行比较大小，直到a<b,商不变，余数为a）;

  3. 所属分类：硬件开发

    • 发布日期：2020-01-26
    • 文件大小：176kb
    • 提供者：funing8258

  1. 模55加法器_信号发生器_序列检测器.docx

  2. Verilog作业，模55加法器_信号发生器（fsm）_序列检测器（fsm），包括设计代码，测试代码，仿真波形

  3. 所属分类：电信

    • 发布日期：2020-06-24
    • 文件大小：247kb
    • 提供者：weixin_44712154

  1. 用verilog实现除法器(两种方法）

  2. 一、 实验目的与要求： 用verilog语言编写出一个除法器的代码，并在modelsim中进行功能仿真，认真的完成实验报告。 二、 实验设备（环境）及要求： 在modelsim环境下编写代码与测试程序，并仿真； 在synplify pro下编译，设置硬件并综合。 三、 实验内容及步骤： 1、 选择除法器的算法，本实验开始采用的是减法实现除法器的例子（比如十进制中的a/b，可先比较a与b的大小，如果a>b,则商加1，a<=a-b,再进行比较大小，直到a<b,商不变，余数为a）;

  3. 所属分类：硬件开发

    • 发布日期：2020-07-17
    • 文件大小：176kb
    • 提供者：chunyu2008

  1. 8位超前进位加法器的数据流建模+层次建模

  2. 参考4位超前进位加法器的8位超前进位加法器数据流建模+层次建模，试用Verilog HDL对其进行建模，有测试文件，代码准确无错。

  3. 所属分类：硬件开发

    • 发布日期：2020-11-03
    • 文件大小：110kb
    • 提供者：qq_45861449

  1. Verilog加法器代码

  2. Verilog加法器代码，可以通过Vivado运行

  3. 所属分类：硬件开发

    • 发布日期：2020-12-19
    • 文件大小：186kb
    • 提供者：weixin_43074474