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搜索资源列表

  1. Verilog典型电路设计 华为

  2. 主要讲述触发器、锁存器、多路选通器、编码器、解码器、饱和/非饱和计数器、FSM等常用电路设计

  3. 所属分类：专业指导

    • 发布日期：2009-05-23
    • 文件大小：310kb
    • 提供者：xiaohehe79

  1. Verilog实例（经典135例）

  2. 很实用的Verilog实例！ 目录：王金明：《Verilog HDL程序设计教程》程序例子，带说明。 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波

  3. 所属分类：嵌入式

    • 发布日期：2009-09-08
    • 文件大小：127kb
    • 提供者：kevinsjtu

  1. 用verilog实现家用空调温度控制

  2. 本例是用verilog写的家用空调温度控制，包括cpu，译码器，锁存器，键盘。

  3. 所属分类：专业指导

    • 发布日期：2010-01-01
    • 文件大小：465kb
    • 提供者：braverygy

  1. 锁存器的verilogHDL描述

  2. 用verilogHDL描述的锁存器程序，谨供参考，望指正改进！

  3. 所属分类：专业指导

    • 发布日期：2010-05-17
    • 文件大小：563byte
    • 提供者：Alan_sea

  1. 华中科技大学VERILOG课件

  2. 华中科技大学电子科学与技术系课件 主讲老师：刘政林 郑朝霞 1,Verilog HDL硬件描述语言基本语法 2,常见电路如加法器、多路选择器、计数器、D锁存器、D触发器、分频电路、序列检测器的Verilog描述及其对应的电路结构 3，组合逻辑电路、时序逻辑电路对应的Verilog描述及其可综合风格; 4，数字电路测试方法与测试模块的编写； 5，数字电路设计仿真工具、综合工具原理与使用； 6，数字电路的FPGA设计原理、方法及其相应工具的使用；

  3. 所属分类：嵌入式

    • 发布日期：2010-05-24
    • 文件大小：8mb
    • 提供者：yan_n

  1. verilog HDL经典程序实例135例

  2. Verilog HDL程序设计教程》程序例子，带说明。【例 3.1】4 位全加器 【例 3.2】4 位计数器【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序【例 3.5】“与-或-非”门电路【例 5.1】用 case语句描述的 4 选 1 数据选择器【例 5.2】同步置数、同步清零的计数器【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值【例 5.5】用 begin-end 串行块产生信号波形【例 5.6】用 fork-join 并行块产生信号波形【

  3. 所属分类：嵌入式

    • 发布日期：2010-07-23
    • 文件大小：155kb
    • 提供者：do622

  1. VERILOG 74hc3738D 锁存器模型

  2. 如何用VERILOG 来实现74HC373 8D 锁存器

  3. 所属分类：专业指导

    • 发布日期：2010-09-06
    • 文件大小：359kb
    • 提供者：yanhl98

  1. 王金明：《Verilog HDL程序设计教程》135例

  2. 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行块产生信号波形 【例 5.7】持续赋值方式定义的 2 选

  3. 所属分类：嵌入式

    • 发布日期：2011-02-24
    • 文件大小：127kb
    • 提供者：zhlyz2003

  1. verilog HDL设计实例

  2. 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行块产生信号波形 【例 5.7】持续赋值方式定义的 2 选

  3. 所属分类：专业指导

    • 发布日期：2011-06-14
    • 文件大小：155kb
    • 提供者：wwe12580

  1. 带有延迟的RS锁存器

  2. 基于Verilog的HDL数字综合实验 带有延迟的RS锁存器

  3. 所属分类：硬件开发

    • 发布日期：2011-12-05
    • 文件大小：62kb
    • 提供者：q534818828

  1. verilog 实例

  2. verilog 实例 包含状态机 锁存器等

  3. 所属分类：硬件开发

    • 发布日期：2013-05-01
    • 文件大小：10kb
    • 提供者：creesec

  1. verilog 设计经验

  2. Verilog中，用always块设计组合逻辑电路时，在赋值表达式右端参与赋值的所有信号都 必须在always @(敏感电平列表)中列出,always中if语句的判断表达式必须在敏感电平列 表中列出。如果在赋值表达式右端引用了敏感电平列表中没有列出的信号，在综合时将 会为没有列出的信号隐含地产生一个透明锁存器。这是因为该信号的变化不会立刻引起 所赋值的变化，而必须等到敏感电平列表中的某一个信号变化时，它的作用才表现出来

  3. 所属分类：硬件开发

    • 发布日期：2015-05-27
    • 文件大小：30kb
    • 提供者：qq_28537401

  1. 《 Verilog HDL 程序设计教程》135例，源码

  2. 《 Verilog HDL 程序设计教程》135例； 。【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行

  3. 所属分类：硬件开发

    • 发布日期：2015-05-27
    • 文件大小：127kb
    • 提供者：feng1o

  1. verilog hdl数字系统设计及仿真—光盘资料，作者于斌

  2. 资料中含有的是书籍《 verilog hdl数字系统设计及仿真》中的所有代码，方便学习者使用quartus II和modelsim联调进行功能和时序仿真。 其中不仅包括常见功能电路的HDL模型代码，如锁存器与触发器、编码器与译码器、寄存器、计数器、分频器、乘法器、存储单元。 同时还有完整设计实例的代码，如异步FIFO、三角函数计算器、简易cpu模型的全部verilog代码。

  3. 所属分类：硬件开发

    • 发布日期：2016-02-10
    • 文件大小：3mb
    • 提供者：lee_shuai

  1. Verilog HDL 写的32位锁存寄存器

  2. 32位带锁存移位寄存器，小程序，希望对大家有用；

  3. 所属分类：硬件开发

    • 发布日期：2008-12-18
    • 文件大小：897byte
    • 提供者：chinaonsh

  1. Verilog中latch锁存器的产生.docx

  2. 在很多地方都能看到，verilog中if与case语句必须完整，即if要加上else,case后要加上default语句，以防止锁存器的发生，接下来就来说说其中原因。

  3. 所属分类：硬件开发

    • 发布日期：2019-06-16
    • 文件大小：41kb
    • 提供者：honjer

  1. verilog设计抢答器.doc

  2. (1) 设计制作一个可容纳四组参赛者的数字智力抢答器，每组设置一个抢答按钮。 (2) 电路具有第一抢答信号的鉴别和锁存功能。在主持人按下复位按钮后，若参加者按抢答开关，则该组指示灯亮。此时，电路应具备自锁功能，使别组的抢答开关不起作用。 （3）自锁后，用八段数码管显示抢答者的序号，同时扬声器发出“嘟嘟”并且持续3秒。 (4) 设置计分电路。 每组在开始时预置成6，抢答后由主持人计分，答对一次加1，否则减1分 。

  3. 所属分类：电信

    • 发布日期：2020-05-20
    • 文件大小：298kb
    • 提供者：f1275928612

  1. 深刻解析锁存器、触发器区别-以及verilog代码编写中如何避免产生锁存器.pdf

  2. 解析锁存器和触发器的区别

  3. 所属分类：硬件开发

    • 发布日期：2020-01-17
    • 文件大小：329kb
    • 提供者：weixin_42639919

  1. 关于锁存器的实例小讨论

  2. 典型例子：用Verilog HDL实现一个锁存器，当输入数据大于127时，将输入数据输出，否则输出0。

  3. 所属分类：其它

    • 发布日期：2020-08-03
    • 文件大小：19kb
    • 提供者：weixin_38716872

  1. 关于verilog中if与case语句不完整产生锁存器的问题

  2. 在很多地方都能看到，verilog中if与case语句必须完整，即if要加上else,case后要加上default语句，以防止锁存器的发生，接下来就来说说其中原因。

  3. 所属分类：其它

    • 发布日期：2020-08-27
    • 文件大小：84kb
    • 提供者：weixin_38729399
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