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搜索资源列表

  1. verilog 除法器

  2. verilog 除法器。已经调试。写的不错

  3. 所属分类：其它

    • 发布日期：2009-08-25
    • 文件大小：1kb
    • 提供者：wushihai88

  1. verilog 除法器

  2. verilog 除法器。已经调试。写的不错 ，很有用哦

  3. 所属分类：其它

    • 发布日期：2009-10-27
    • 文件大小：1kb
    • 提供者：aichijingyu

  1. 4位定点除法器EDA+verilog+HDL+源代码.rar

  2. 4位定点除法器EDA+verilog+HDL+源代码.rar

  3. 所属分类：专业指导

    • 发布日期：2009-11-11
    • 文件大小：203kb
    • 提供者：lizhigang_ok

  1. fpga的verilog实现的硬件除法器

  2. 这是一个被除数和除数参数化可调的verilog些的除法器

  3. 所属分类：硬件开发

    • 发布日期：2010-04-25
    • 文件大小：4kb
    • 提供者：KOUTENGQIANG

  1. Verilog HDL 浮点数除法器设计

  2. 浮点数的除法器设计，资料真的非常好，我做除法器的时候就是参考这本书的

  3. 所属分类：专业指导

    • 发布日期：2011-02-23
    • 文件大小：1mb
    • 提供者：dl851020

  1. 16位除法器的verilog代码

  2. 16位除法器设计，已经通过验证，能直接使用希望对大家有用。

  3. 所属分类：硬件开发

    • 发布日期：2011-03-29
    • 文件大小：1kb
    • 提供者：uestc_huang

  1. 用verilog实现除法器(两种方法）

  2. 一、 实验目的与要求： 用verilog语言编写出一个除法器的代码，并在modelsim中进行功能仿真，认真的完成实验报告。 二、 实验设备（环境）及要求： 在modelsim环境下编写代码与测试程序，并仿真； 在synplify pro下编译，设置硬件并综合。 三、 实验内容及步骤： 1、 选择除法器的算法，本实验开始采用的是减法实现除法器的例子（比如十进制中的a/b，可先比较a与b的大小，如果a>b,则商加1，a<=a-b,再进行比较大小，直到a<b,商不变，余数为a）;

  3. 所属分类：硬件开发

    • 发布日期：2011-11-12
    • 文件大小：290kb
    • 提供者：noodles5320

  1. 高精度除法器(verilog)

  2. 自写的 高精度除法器 18位输入36位输出

  3. 所属分类：硬件开发

    • 发布日期：2012-01-06
    • 文件大小：5kb
    • 提供者：wmy367

  1. Verilog_HDL的故事_之_整数除法器.pdf

  2. verilog中除法器对于大部分人来说是个难点，希望对大家有所帮助

  3. 所属分类：硬件开发

    • 发布日期：2012-02-14
    • 文件大小：1mb
    • 提供者：huijia1002

  1. Verilog_HDL的故事_之_整数除法器

  2. 这是对基于verilog的除法器的一些心得体会，用比较人性化的语言来讲述除法器的verilog实现

  3. 所属分类：专业指导

    • 发布日期：2012-06-06
    • 文件大小：1mb
    • 提供者：jalder

  1. 16位除法器

  2. 16位除法器设计，已经通过验证，能直接使用希望对大家有用。

  3. 所属分类：硬件开发

    • 发布日期：2012-11-24
    • 文件大小：1kb
    • 提供者：tanye22

  1. Verilog写的浮点除法器

  2. 用Verilog写的浮点除法器，作为初学者的参考文件！

  3. 所属分类：其它

    • 发布日期：2013-09-18
    • 文件大小：67kb
    • 提供者：xsx669

  1. 基于SRT算法的单精度浮点除法器

  2. 采用Verilog HDL语言，在FPGA上实现了单精度浮点除法器的设计，通过采用SRT算法、SD表示法、常数比较法以及飞速转换法，进一步提高电路的运算速度。本文使用NC－sim和Maxplus2仿真软件进行前仿真和后仿真，使用Synplify进行逻辑综合，采用的器件是EPF10K40RC208-3，对除法器进行了仿真。

  3. 所属分类：硬件开发

    • 发布日期：2014-08-06
    • 文件大小：151kb
    • 提供者：wb2009_happy

  1. 移位除法器

  2. verilog写的移位除法器，最简单的除法器，没有任何优化

  3. 所属分类：其它

    • 发布日期：2014-08-23
    • 文件大小：6kb
    • 提供者：kudo1017

  1. 基于virelog硬件除法器设计

  2. verilog 的16bit除以8bit除法器

  3. 所属分类：专业指导

    • 发布日期：2009-03-31
    • 文件大小：1kb
    • 提供者：majinzhu123

  1. 流水线有符号除法器的FPGA实现

  2. 流水线有符号除法器FPGA实现，可直接仿真，内附除法器原理及激励文件

  3. 所属分类：硬件开发

    • 发布日期：2018-08-02
    • 文件大小：6mb
    • 提供者：chiyiwei7384

  1. 32位verilog 除法器

  2. Verilog hdl 语言编写的32位除法器，使用状态机，实现有符号和无符号

  3. 所属分类：其它

    • 发布日期：2018-01-18
    • 文件大小：3kb
    • 提供者：zyfzjuer

  1. verilog用减法实现可综合除法器

  2. 用verilog实现除法器，减少对timing的影响，用减法实现。适合初学者。

  3. 所属分类：硬件开发

    • 发布日期：2018-10-04
    • 文件大小：417kb
    • 提供者：jinbooo

  1. 32位除法器设计Verilog代码.zip

  2. 32位除法器设计Verilog代码.zip

  3. 所属分类：硬件开发

    • 发布日期：2019-08-24
    • 文件大小：724byte
    • 提供者：drjiachen

  1. 用verilog实现除法器(两种方法）

  2. 一、 实验目的与要求： 用verilog语言编写出一个除法器的代码，并在modelsim中进行功能仿真，认真的完成实验报告。 二、 实验设备（环境）及要求： 在modelsim环境下编写代码与测试程序，并仿真； 在synplify pro下编译，设置硬件并综合。 三、 实验内容及步骤： 1、 选择除法器的算法，本实验开始采用的是减法实现除法器的例子（比如十进制中的a/b，可先比较a与b的大小，如果a>b,则商加1，a<=a-b,再进行比较大小，直到a<b,商不变，余数为a）;

  3. 所属分类：硬件开发

    • 发布日期：2020-07-17
    • 文件大小：176kb
    • 提供者：chunyu2008
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