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  1. VerilogHDL教程

  2. 目 录 译者序 前言 第1章 简介 1 1.1 什么是Verilog HDL？ 1 1.2 历史 1 1.3 主要能力 1 第2章 HDL指南 4 2.1 模块 4 2.2 时延 5 2.3 数据流描述方式 5 2.4 行为描述方式 6 2.5 结构化描述形式 8 2.6 混合设计描述方式 9 2.7 设计模拟 10 第3章 Verilog语言要素 14 3.1 标识符 14 3.2 注释 14 3.3 格式 14 3.4 系统任务和函数 1 5 3.5 编译指令 15 3.5.1 `defi

  3. 所属分类：C++

    • 发布日期：2009-08-30
    • 文件大小：3mb
    • 提供者：icomechang

  1. VerilogHDL硬件描述语言

  2. 目 录 译者序 前言 第1章 简介 1 1.1 什么是Verilog HDL？ 1 1.2 历史 1 1.3 主要能力 1 第2章 HDL指南 4 2.1 模块 4 2.2 时延 5 2.3 数据流描述方式 5 2.4 行为描述方式 6 2.5 结构化描述形式 8 2.6 混合设计描述方式 9 2.7 设计模拟 10 第3章 Verilog语言要素 14 3.1 标识符 14 3.2 注释 14 3.3 格式 14 3.4 系统任务和函数 15 3.5 编译指令 15 3.5.1 `defin

  3. 所属分类：C++

    • 发布日期：2010-04-14
    • 文件大小：4mb
    • 提供者：yangxujunboy

  1. Verilog HDL硬件描述语言教程

  2. 第1章 简介 1 1.1 什么是Verilog HDL？ 1 1.2 历史 1 1.3 主要能力 1 第2章 HDL指南 4 2.1 模块 4 2.2 时延 5 2.3 数据流描述方式 5 2.4 行为描述方式 6 2.5 结构化描述形式 8 2.6 混合设计描述方式 9 2.7 设计模拟 10 第3章 Verilog语言要素 14 3.1 标识符 14 3.2 注释 14 3.3 格式 14 3.4 系统任务和函数 15 3.5 编译指令 15 3.5.1 `define和`undef 15

  3. 所属分类：C++

    • 发布日期：2010-05-08
    • 文件大小：3mb
    • 提供者：youyouyike

  1. Verilog-HDL实践与应用系统设计

  2. Verilog-HDL实践与应用系统设计本书从实用的角度介绍了硬件描述语言Verilog-HDL。通过动手实践,体验Verilog-HDL的语法结构、功能等内涵。在前五章,以简单的实例列举了Verilog-HDL的用法;在后四章,以应用系统为例详细讲解了系统设计的全过程。书中的全部例子都给出了仿真结果,其源代码都在本书所附的CD-ROM中,并均经过验证无误。 本书的前半部分特别适合于初学者,也可作为工程技术人员的参考内容。后半部分很适合工程开发和研究人员参考。本书除了介绍Verilog-HDL

  3. 所属分类：嵌入式

    • 发布日期：2011-02-22
    • 文件大小：14mb
    • 提供者：zhlyz2003

  1. verilogHDL电路设计触发器

  2. 用verilogHDL编写的常用触发器，有多种形式的，大家可以多多练习。

  3. 所属分类：专业指导

    • 发布日期：2009-03-11
    • 文件大小：2kb
    • 提供者：ghj20000706

  1. 用Verilog hdl来实现d触发器2分频程序源码

  2. 用Verilog hdl来实现d触发器2分频程序源码，有相关程序、原理图、仿真图，大家可做参考。

  3. 所属分类：其它

    • 发布日期：2020-08-10
    • 文件大小：75kb
    • 提供者：weixin_38659789

  1. Verilog HDL语言的一些重要概念

  2. 基本Verilog中的变量有线网类型和寄存器类型。线网型变量综合成wire，而寄存器可能综合成WIRE，锁存器和触发器。二：verilog语句结构到门级的映射1、连续

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：64kb
    • 提供者：weixin_38616120

  1. Verilog HDL主从触发器举例

  2. 主从D触发器的门级描述如下：module MSDFF (D,C,Q,Qbar);input D,C;output Q,Qbar;not NT1 (NotD,D),NT2 (NotC,C),NT3 (NotY,Y);nandND1 (D1,D,C),ND2 (D2,C,NotD),ND3 (Y,D1,Ybar),ND4 (Ybar,Y,D2),ND5 (Y1,Y,NotC),ND6 (Y2,NotY,NotC),ND7 (Q,Qbar,Y1),ND8 (Qbar,Y2,Q);endmodule

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：16kb
    • 提供者：weixin_38537941

  1. Verilog设计流程：综合

  2. VerilogHDL或VHDL都只是一种硬件的描述语言，并且允许在不同的抽象层次上对电路进行建模。VerilogHDL侧重于电路级，可以在门级和寄存器传输级（RTL）描述硬件，也可以在算法级对硬件加以描述。而VHDL侧重于系统级。综合就是将Verilog描述的RTL级的电路模型构造出门级网表的过程。综合只是个中间步骤，综合后生成的网表文件，就是由导线相互连接的寄存器传输级功能块（像是触发器、算术逻辑单元和多路选择器等）组成的。这里就需要一个叫做RTL模块构造器的程序，用来针对用户指定的目标工艺从

  3. 所属分类：其它

    • 发布日期：2021-02-24
    • 文件大小：616kb
    • 提供者：weixin_38723810

  1. Verilog设计流程：综合

  2. VerilogHDL或VHDL都只是一种硬件的描述语言，并且允许在不同的抽象层次上对电路进行建模。VerilogHDL侧重于电路级，可以在门级和寄存器传输级（RTL）描述硬件，也可以在算法级对硬件加以描述。而VHDL侧重于系统级。综合就是将Verilog描述的RTL级的电路模型构造出门级网表的过程。综合只是个中间步骤，综合后生成的网表文件，就是由导线相互连接的寄存器传输级功能块 （像是触发器、算术逻辑单元和多路选择器等）组成的。这里就需要一个叫做RTL模块构造器的程序，用来针对用户指定的目标工艺

  3. 所属分类：其它

    • 发布日期：2021-01-27
    • 文件大小：613kb
    • 提供者：weixin_38711778

  1. 为什么在 Verilog HDL 设计中一定要用同步而不能用异步时序逻辑？

  2. 同步时序逻辑是指表示状态的寄存器组的值只可能在确定的触发条件发生时刻改变。只能由时钟的正跳沿或负跳沿触发的状态机就是一例。always (posedge clock) 就是一个同步时序逻辑的触发条件, 表示由该 always 控制的 begin end 块中寄存器变量重新赋值的情形只有可能在 clock 正跳沿发生。　　而异步时序逻辑是指触发条件由多个控制因素组成，任何一个因素的跳变都可以引起触发。记录状态的寄存器组其时钟输入端不是都连结在同一个时钟信号上。例如用一个触发器的输出连结到另一个触发

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：112kb
    • 提供者：weixin_38678521