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  1. verilog spi slave.zip

  2. Verilog源代码，有注释，仿真通过，上板验证通过，工作时钟频率约为0.8M/s。不调用IP，纯逻辑实现，可用于各种FPGA和CPLD。

  3. 所属分类：嵌入式

    • 发布日期：2020-04-05
    • 文件大小：5kb
    • 提供者：tanping126