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Verilog_HDL教程
第1章 EDA技术综述 1 本章内容简介 1 1.1 引言 1 1.2 EDA技术及其发展 2 1.3 设计方法与设计技术 3 1.3.1 Top-down设计 3 1.3.2 Bottom-up设计 5 1.3.3 IP复用技术与SOC 5 1.4 EDA设计的实现 6 1.5 硬件描述语言 7 思考与练习 9 第2章 EDA设计软件与设计流程 10 本章内容简介 10 2.1 EDA软件工具概述 10 2.1.1 集成的CPLD/FPGA开发工具 10 2.1.2 输入工具(Design
所属分类:
嵌入式
发布日期:2009-12-21
文件大小:4194304
提供者:
yanlihui13579
Verilog_HDL经典教程实用手册
第1章 EDA技术综述 1 本章内容简介 1 1.1 引言 1 1.2 EDA技术及其发展 2 1.3 设计方法与设计技术 3 1.3.1 Top-down设计 3 1.3.2 Bottom-up设计 5 1.3.3 IP复用技术与SOC 5 1.4 EDA设计的实现 6 1.5 硬件描述语言 7 思考与练习 9 第2章 EDA设计软件与设计流程 10 本章内容简介 10 2.1 EDA软件工具概述 10 2.1.1 集成的CPLD/FPGA开发工具 10 2.1.2 输入工具(Design
所属分类:
嵌入式
发布日期:2011-06-02
文件大小:4194304
提供者:
heirfr
verilog HDL设计实例
【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行块产生信号波形 【例 5.7】持续赋值方式定义的 2 选
所属分类:
专业指导
发布日期:2011-06-14
文件大小:158720
提供者:
wwe12580
数字时钟设计
掌握可编程逻辑器件的应用开发技术 ——设计输入、编译、仿真和器件编程; 熟悉一种EDA软件使用; 掌握Verilog设计方法; 掌握分模块分层次的设计方法; 用Verilog完成一个多功能数字钟设计
所属分类:
硬件开发
发布日期:2011-12-09
文件大小:3145728
提供者:
jiangvsjiang
Verilog_HDL教程.pdf
第1章 EDA技术综述 1 本章内容简介 1 1.1 引言 1 1.2 EDA技术及其发展 2 1.3 设计方法与设计技术 3 1.3.1 Top-down设计 3 1.3.2 Bottom-up设计 5 1.3.3 IP复用技术与SOC 5 1.4 EDA设计的实现 6 1.5 硬件描述语言 7 思考与练习 9 第2章 EDA设计软件与设计流程 10 本章内容简介 10 2.1 EDA软件工具概述 10 2.1.1 集成的CPLD/FPGA开发工具 10 2.1.2 输入工具(Design
所属分类:
嵌入式
发布日期:2012-03-12
文件大小:4194304
提供者:
lzj1987
Verilog数字钟设计实验报告
设计一个多功能数字时钟,具有时分、秒计数显示、闹钟功能
所属分类:
嵌入式
发布日期:2013-07-01
文件大小:472064
提供者:
u010993588
eda 实现数字钟设计
eda数字钟讲述了使用verilog编程实现数字时钟的办法,文件夹内包含代码。
所属分类:
其它
发布日期:2015-03-03
文件大小:3145728
提供者:
qq_15795795
《 Verilog HDL 程序设计教程》135例,源码
《 Verilog HDL 程序设计教程》135例; 。【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行
所属分类:
硬件开发
发布日期:2015-05-27
文件大小:130048
提供者:
feng1o
verilog现代可编程逻辑器件基础编程示例
5个简单verilog程序示例,包含程序要求、代码实现以及仿真效果图,适合初学verilog的人学习。具体题目如下: 1. 设计一个1/5分频器。要求:编写设计模块;编写测试模型。 2. 设计一个用于篮球比赛的定时器。要求: (1)定时时间为24秒,按递减方式计时,每隔1秒,定时器减1; (2)定时器的时间用两位数码管显示; (3)设置两个外部控制开关,控制定时器的直接复位、启动计时、暂停/连续计时;当定时器递减计时到零(即定时时间到)时,定时器保持零不变,同时发出报警信号,报警信号用一个发光
所属分类:
讲义
发布日期:2015-10-12
文件大小:3145728
提供者:
u012955036
多功能电子时钟
多功能电子时钟,有利用QuartusII软件设计一个数字钟,对设计电路进行功能仿真,并下载到SmartSOPC实验系统中,可以完成00:00:00到23:59:59的计时功能,并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等功能,做到能够创新的添加自己能够实现的功能
所属分类:
其它
发布日期:2016-01-03
文件大小:8388608
提供者:
baidu_33522769
基于NIOSII处理器的数字钟设计(Verilog DHL 代码)
基于NIOSII处理器的数字钟设计(Verilog DHL 代码)
所属分类:
iOS
发布日期:2008-12-05
文件大小:378880
提供者:
xiexiaobangbang
verilog HDL经典实例135例
《Verilog HDL程序设计教程》程序例子,带说明。 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并
所属分类:
嵌入式
发布日期:2009-04-04
文件大小:158720
提供者:
ljj0709
数字电子钟verilog课程设计
(1)设计一个能自动计时的电子钟,利用数码管分别显示当前的小时,分钟, 秒。 (2)可以通过按键对当前小时、分钟进行调整设置。 (3)在调节当前时间的模式下,短按可实现加法,当长按调节分钟的按键两 秒以上时可实现快速连加(每秒四次加一)。 (4)具备闹钟功能,可通过按键设定闹钟时间,当当前时间到达闹钟设定时 间时,LED 按照预设花型闪烁,并播放闹铃音乐。 (5)具备整点报时功能,当当前时间为整点时,LED 组闪烁,并播放整点 报时音乐。 (6)具备秒表功能,启动秒表功能时,通过 switch
所属分类:
嵌入式
发布日期:2018-09-29
文件大小:15360
提供者:
qq_35857421
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