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搜索资源列表

  1. 全减器，用VHDL 自己编的

  2. 全减器，用VHDL 自己编的 下载看看吧

  3. 所属分类：专业指导

    • 发布日期：2010-01-01
    • 文件大小：23kb
    • 提供者：q243878872

  1. 基于VHDL语言的全减器设计

  2. 基于VHDL语言的全减器设计的EDA实验报告

  3. 所属分类：专业指导

    • 发布日期：2010-11-16
    • 文件大小：91kb
    • 提供者：ll448763171

  1. 8位ALU运算器（VHDL语言）

  2. （1）按照实验要求设计简单ALU，能执行8种操作，分别为： 1）加、减、增1、减1等4种8位算术运算； 2）与、或、非、异或等4种8位逻辑运算。 实现上，可以用一位M 作为进行算术运算或逻辑运算的控制位，M=0 时进行算术运算，M=1 时进行逻辑运算。另外用2位来表示4种操作。 （2）实现一些基本的PSW标志位： 1）进位/借位的输出标志位C； 2) 运算结果为零的输出标志位Z； 3) 运算结果为溢出的输出标志位V； 4) 运算结果为负数的输出标志位N。 （3）加减必须用最基本的1位全加器fa

  3. 所属分类：硬件开发

    • 发布日期：2011-05-18
    • 文件大小：26kb
    • 提供者：wwweet

  1. 1位全减器设计

  2. 一个一位全减器的VHDL设计的程序代码 在eda设计的

  3. 所属分类：专业指导

    • 发布日期：2012-05-08
    • 文件大小：61kb
    • 提供者：xypsw

  1. EDA实验报告

  2. 本资源为基于QuartusII的用VHDL语言编写的EDA实验程序及报告，主要包括全加器，全减器，模可变计数器，序列发生器等是设计！

  3. 所属分类：嵌入式

    • 发布日期：2012-05-20
    • 文件大小：203kb
    • 提供者：lin179590026fly

  1. VHDL的各种基本程序

  2. VHDL的各种基本代码包括4选1,8选1多路选择器，8位全加器，加1减1计数器，序列检测器，异步清零16位加减可控计数器，数码管扫描程序，双2选1，状态机等基本程序！

  3. 所属分类：专业指导

    • 发布日期：2013-04-12
    • 文件大小：3mb
    • 提供者：u010213393

  1. 北邮大二下数电VHDL实验报告

  2. 1.用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。 2.用实验内容1中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。 3.用3线-8线译码器（74LS138）和逻辑门设计实现函数F，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。 4.用VHDL语言设计实现一个3位二进制数值比较器，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信

  3. 所属分类：硬件开发

    • 发布日期：2013-10-19
    • 文件大小：554kb
    • 提供者：u011370608

  1. VHDL写全减器

  2. 用VHDL语言写全减器源代码,VHDL语言是一种用于电路设计的高级语言。它在80年代的后期出现。最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言 。本代码可以用在quartus中，也可以用在ise等软件中

  3. 所属分类：专业指导

    • 发布日期：2014-06-13
    • 文件大小：31kb
    • 提供者：qq_16238641

  1. 全减器用vhdl编译

  2. PS制作500例令你轻松掌握photoshop

  3. 所属分类：专业指导

    • 发布日期：2008-10-28
    • 文件大小：97kb
    • 提供者：bskid

  1. 简单组合逻辑电路设计

  2. 用VHDL实现的简单逻辑电路，包含2位全加器、2位减法器以及其改进后的电路设计

  3. 所属分类：专业指导

    • 发布日期：2012-10-11
    • 文件大小：272kb
    • 提供者：lucst