verilog_vscode配置

HS32 Core RTL存储库 目录 入门 注意：如果您仅对上传代码感兴趣，则无需设置和安装RTL工具链。 有关设置环境的更多详细信息，请参见 。 构建配置（Verilog定义）： SOC改为使用内部BRAM存储器接口进行编译 SIM编译进行仿真 适用于SRAM编程器的PROG编译 准备开发板 确保已插入FPGA并正确连接。 确保所有电源轨均以正确的电压进行测量。 将跨接线从MISO焊接到BHE＃焊盘 注意，UART RX和TX引脚的工作电压为3.3V，而不是5V。 FPGA不能承受5V的电