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  1. wire和reg的区别

  2. wire和reg的区别wire和reg的区别wire和reg的区别wire和reg的区别wire和reg的区别wire和reg的区别

  3. 所属分类：其它

    • 发布日期：2009-12-11
    • 文件大小：26624
    • 提供者：supremeqi

  1. wire与reg的区别 很经典 大家一定要看啊 下次把积分设置少点

  2. 其实是不同的抽象级别，wire 如同vhdl中的signal类型，是和实际的物理连接对应的，而reg属于算法描述层次用的类型，和实际电路没有直接的对应关系，也就是说它相当于c语言中的变量（int，float等），vhdl中的variable。记住这句就可以了，reg不和实际的电路如寄存器对应，高层次的描述时用。 always其实算是算法级描述的语句，所以其中的变量必须声明为reg，还有initial，自己多看一些例子，会更能加深理解

  3. 所属分类：C

    • 发布日期：2009-04-01
    • 文件大小：35840
    • 提供者：llxingzai

  1. veriog中wire与reg型的差异

  2. 首先对veriog中wire型寄存器和reg型寄存器进行了简单介绍，然后介绍了两者的区别。

  3. 所属分类：嵌入式

    • 发布日期：2018-08-06
    • 文件大小：13312
    • 提供者：weixin_42891800

  1. Verilog中-reg和wire-用法和区别以及always和assign的区别.pdf

  2. 非常好用的总结，Verilog中-reg和wire-用法和区别以及always和assign的区别

  3. 所属分类：硬件开发

    • 发布日期：2019-09-27
    • 文件大小：81920
    • 提供者：qq_20777525

  1. wire和reg的区别

  2. 文章介绍了wire和reg的区别。

  3. 所属分类：其它

    • 发布日期：2020-08-04
    • 文件大小：46080
    • 提供者：weixin_38586118