摘要：分析了同步数字体系中2．048Mlaps支路信号E1异步映射进VC一12 的过程，并根据正/零/负码速调整原理确定了缓冲存储器的容量和正负码速调整的判定门限。通过对异步FIFO读控制实现了此异步映射过程的正／零／负码速调整。同时，为了在异步时钟域之间可靠地传递数据，采用格雷码实现读时钟域对写指针的采样。该设计通过了功能仿真、综合及FPGA验证。
SDH(Synchronous Digital Hierarchy，同步数字体系)是一种有机地接合了高速大容量光纤传输技术和智能网技术的新
FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，他与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序写入数据，顺序的读出数据，其数据地址由内部读写指针自动加1完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。
当数据从一个时钟驱动的模块进入另一个时钟驱动的模块时，未读走数据有可能被新数据覆盖，因而导致数据丢失。为了解决这个问题，就必须增加一些控制信号和状态信号，控制信号如pusb、pop，状态信号。
