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搜索资源列表

  1. 单片机课程设计-数字钟

  2. 单片机课程设计-数字钟 ，暑假课程设计，数字钟，万年历，跑表

  3. 所属分类：硬件开发

    • 发布日期：2009-06-24
    • 文件大小：132096
    • 提供者：echo8404

  1. Verilog实例（经典135例）

  2. 很实用的Verilog实例！ 目录：王金明：《Verilog HDL程序设计教程》程序例子，带说明。 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波

  3. 所属分类：嵌入式

    • 发布日期：2009-09-08
    • 文件大小：130048
    • 提供者：kevinsjtu

  1. VB编程资源大全（源码 其它3）

  2. 556,delay1.zip 源码设计中的延时功能(1KB)557,type_1.zip 趣味打字2.1(233KB)558,test1.zip asp编写动态网页计数器(1KB)559,hztosm.zip 汉字转声母完全源代码(90KB)560,formatfloppy.zip 格式化 软盘源代码(13KB)561,freespace.zip 获取磁盘剩余空间(3KB)562,setscreen 设置屏幕分辨率(7KB)563,snapwindow.zip 一个抓图的小程序(14KB)56

  3. 所属分类：VB

    • 发布日期：2007-10-18
    • 文件大小：5242880
    • 提供者：zhangxucool

  1. 可编程逻辑器件(PLD)第五章课件

  2. 主要是Verilog-HDL语言编写的交通灯程序、七段显示译码器、多功能数字钟、数字跑表、8位数字频率计、乐器演奏电路。

  3. 所属分类：交通

    • 发布日期：2009-11-17
    • 文件大小：61440
    • 提供者：kehehui81

  1. 《EDA》技术I实验指导书

  2. 很好的《EDA》技术I实验指导书！ 《EDA技术I》实验教学大纲 1 第一部分：《电子设计自动化设计》实验说明 3 一、设计题目选择的要求 3 二、提交设计报告的要求 3 三、设计题目 3 四、实验考核方式说明 4 第二部分：基于GEXIN EDAPRO/240H实验仪实验 5 题目一 MAX+PLUSII基本操作 5 题目二 QUARTUSⅡ基本操作 5 题目三 FPGA compiler基本操作 6 题目四 4bit二进制加法器设计 6 题目五 4bit频率计设计 7 题目六 计数器设计

  3. 所属分类：交通

    • 发布日期：2009-12-03
    • 文件大小：2097152
    • 提供者：huangluxing163

  1. Verilog_HDL教程

  2. 第1章 EDA技术综述 1 本章内容简介 1 1.1 引言 1 1.2 EDA技术及其发展 2 1.3 设计方法与设计技术 3 1.3.1 Top-down设计 3 1.3.2 Bottom-up设计 5 1.3.3 IP复用技术与SOC 5 1.4 EDA设计的实现 6 1.5 硬件描述语言 7 思考与练习 9 第2章 EDA设计软件与设计流程 10 本章内容简介 10 2.1 EDA软件工具概述 10 2.1.1 集成的CPLD/FPGA开发工具 10 2.1.2 输入工具（Design

  3. 所属分类：嵌入式

    • 发布日期：2009-12-21
    • 文件大小：4194304
    • 提供者：yanlihui13579

  1. verilog HDL经典程序实例135例

  2. Verilog HDL程序设计教程》程序例子，带说明。【例 3.1】4 位全加器 【例 3.2】4 位计数器【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序【例 3.5】“与-或-非”门电路【例 5.1】用 case语句描述的 4 选 1 数据选择器【例 5.2】同步置数、同步清零的计数器【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值【例 5.5】用 begin-end 串行块产生信号波形【例 5.6】用 fork-join 并行块产生信号波形【

  3. 所属分类：嵌入式

    • 发布日期：2010-07-23
    • 文件大小：158720
    • 提供者：do622

  1. 数字 电子 跑表

  2. REST:为异步复位信号; CLK： CLK 为时钟信号 PAUSE： 为暂停信号； HMH，HML： 毫秒的高位和低位; MH，ML： 秒信号的高位和低位； FH，FL： 分钟信号的高位和低位; SH,SL: 小时信号的高位和低位 FH_YM，FL_YM: 分钟信号的译码后高位和低位; SH_YM,SL_YM: 小时信号的译码后高位和低位

  3. 所属分类：专业指导

    • 发布日期：2010-09-17
    • 文件大小：430080
    • 提供者：myender

  1. EDA数字跑表完整的

  2. 实训做得完整可以实现很简单希望对你有用EDA EDA EDA EDA

  3. 所属分类：C/C++

    • 发布日期：2011-02-17
    • 文件大小：778240
    • 提供者：qiqijin

  1. 王金明：《Verilog HDL程序设计教程》135例

  2. 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行块产生信号波形 【例 5.7】持续赋值方式定义的 2 选

  3. 所属分类：嵌入式

    • 发布日期：2011-02-24
    • 文件大小：130048
    • 提供者：zhlyz2003

  1. Verilog_HDL经典教程实用手册

  2. 第1章 EDA技术综述 1 本章内容简介 1 1.1 引言 1 1.2 EDA技术及其发展 2 1.3 设计方法与设计技术 3 1.3.1 Top-down设计 3 1.3.2 Bottom-up设计 5 1.3.3 IP复用技术与SOC 5 1.4 EDA设计的实现 6 1.5 硬件描述语言 7 思考与练习 9 第2章 EDA设计软件与设计流程 10 本章内容简介 10 2.1 EDA软件工具概述 10 2.1.1 集成的CPLD/FPGA开发工具 10 2.1.2 输入工具（Design

  3. 所属分类：嵌入式

    • 发布日期：2011-06-02
    • 文件大小：4194304
    • 提供者：heirfr

  1. verilog HDL设计实例

  2. 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行块产生信号波形 【例 5.7】持续赋值方式定义的 2 选

  3. 所属分类：专业指导

    • 发布日期：2011-06-14
    • 文件大小：158720
    • 提供者：wwe12580

  1. Verilog_HDL教程.pdf

  2. 第1章 EDA技术综述 1 本章内容简介 1 1.1 引言 1 1.2 EDA技术及其发展 2 1.3 设计方法与设计技术 3 1.3.1 Top-down设计 3 1.3.2 Bottom-up设计 5 1.3.3 IP复用技术与SOC 5 1.4 EDA设计的实现 6 1.5 硬件描述语言 7 思考与练习 9 第2章 EDA设计软件与设计流程 10 本章内容简介 10 2.1 EDA软件工具概述 10 2.1.1 集成的CPLD/FPGA开发工具 10 2.1.2 输入工具（Design

  3. 所属分类：嵌入式

    • 发布日期：2012-03-12
    • 文件大小：4194304
    • 提供者：lzj1987

  1. Verilog电子表编程实例

  2. 电子表Verilog编程 多功能电子表共有5种功能：功能1为数字钟；功能2为数字跑表；功能3为调时；功能4为闹钟设置；功能5为日期设置。除调时功能以外，电子表处于其他功能状态下时并不影响数字钟的运行。使用数字钟功能时，还可以通过按键快速查看当前的闹钟设置时间和当前日期。该电子表利用EDA实验平台的扬声器整点报时和定时报时，设置3个按键分别作为功能键和调整键。

  3. 所属分类：其它

    • 发布日期：2012-04-26
    • 文件大小：7340032
    • 提供者：wuyou_lzf

  1. mutifactional_clock

  2. 这是一个使用硬件描述语言Verilog HDL 写的数字钟程序，该程序可实现许多诸如闹钟、整点报时、音乐播放、多人跑表等功能，非常适合初学Verilog HDL的同学们，虽然该工程基于ALTERA公司的DE0开发板，但只要将部分引脚更改就可移植了哦

  3. 所属分类：其它

    • 发布日期：2012-09-06
    • 文件大小：17825792
    • 提供者：wgtdkp

  1. 《 Verilog HDL 程序设计教程》135例，源码

  2. 《 Verilog HDL 程序设计教程》135例； 。【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行

  3. 所属分类：硬件开发

    • 发布日期：2015-05-27
    • 文件大小：130048
    • 提供者：feng1o

  1. verilog HDL经典实例135例

  2. 《Verilog HDL程序设计教程》程序例子，带说明。 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并

  3. 所属分类：嵌入式

    • 发布日期：2009-04-04
    • 文件大小：158720
    • 提供者：ljj0709

  1. 基于Verilog的FPGA 数字跑表

  2. 支持一小时正数倒数计时，具有蜂鸣器秒响功能，暂停开始功能等

  3. 所属分类：硬件开发

    • 发布日期：2018-06-19
    • 文件大小：805888
    • 提供者：z952957407

  1. verilog秒表计时器

  2. 设计电子表，电子表指示的时间由nexys4 DDR开发板的8个数码管显示，从左到右数码管的前两个显示小时（范围0-24），第3-4个数码管显示分（范围0-59，计数到60，向小时位进1），第5-6个数码管显示秒（范围0-59，计数到60向分位进1），第7-8个数码管显示毫秒（范围0-99，计数到100向秒位进1） 。要求实现如下功能： (1)跑表的计时范围为0.01s~59min59.99s，计时精度为10ms。 (2)具有异步清零、启动功能。 (3)计时频率为100Hz。 (4)数字跑表的分

  3. 所属分类：硬件开发

    • 发布日期：2018-06-23
    • 文件大小：943104
    • 提供者：nextpackage

  1. 数字跑表设计工程文件.zip

  2. 数电课设从仿真到AD原理图pcb再到VERILOG程序

  3. 所属分类：嵌入式

    • 发布日期：2019-06-15
    • 文件大小：11534336
    • 提供者：weixin_44862868
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