文件名称:
vscode-systemverilog-support:[不建议使用]使用mshr-hvscode-verilog-hdl-support-源码
开发工具:
文件大小: 29kb
下载次数: 0
上传时间: 2021-03-11
详细说明:SystemVerilog对VSCode的支持
基于 SumblieText软件包的SystemVerilog支持。
特征
完毕
.sv .SV文件的语法突出显示
摘录:
块: always_ff , always_comb , module , initial , function
条件块: if , while , for
声明: parameter , function
预构建: include , define
特别的:
带参数的模块的paramod
begin生成开始和结束对
悬停变量声明( )
模块实例化命令( )
打开命令面板Ctrl+Shift+P并键入System Verilog: Instantiate Module
选择要实例化的文件,它将在光标位置插入inst
已知错误
begin ... end不支持begin ... end括号匹配
G
(系统自动生成,下载前可以参看下载内容)
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