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文件大小: 1mb
下载次数: 0
上传时间: 2021-02-12
详细说明：RISC-V处理器
5阶段流水线架构
硬件设计
编译和模拟要求
sudo apt-get install ghdl gtkwave
综合要求
演练
演练将vhdl转换为verilog文件 （需要使用yosys进行synthesys）
放置和布线要求
演练
模拟
“ tb_risc_abs.vhd”是架构的测试平台。
可以通过运行gtkwave risc_v_abs.vcd看到该模拟。
编译设计
运行tb_script文件，将使用ghdl分析整个体系结构的文件。
默认情况下，将在主目录中创建一个名为“ risc_v_abs.vcd”的vcd文件。
综合系统
vhdl代码使用vhd2vl在verilog文件中转换。
使用verilog文件，可以使用yosys完成yosys 。
目标FPGA平台是ICE40 ，您可以使用yosys并使用以下yosys进行更改： synth_
(系统自动生成,下载前可以参看下载内容)
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