文件名称:
Vivado不是FPGA的设计EDA工具嘛？
开发工具:
文件大小: 393kb
下载次数: 0
上传时间: 2021-01-19
详细说明：在有了电路设计的概念的之后我们可能苦于不能灵活运用Verilog去对电路进行描述。然后苦于到处找资料，这里我们告诉你们一个非常好的Verilog实例描述学习工具，Vivado。
不知情者：呀，Vivado不是FPGA的设计EDA工具嘛？用它还能来来学习Verilog描述，你确定？
答：是的，你没听错，可以的。这个Vivado工具就是这么体贴。
1. 打开Vivado工具，随便先新建一个工程。然后进入下页面。
2. 在界面上面一行菜单栏找到 “Tools”，点击 Tools-> Language Templates
3. 点
(系统自动生成,下载前可以参看下载内容)
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