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[其它] 加法计数器
说明: 实验用module sq (Q,clock,clear,count,ena); output[3:0]Q,count; input clock,clear,ena; reg count; reg[3:0]Q; always @(posedge clock or posedge clear) if(clear) Q<=4'd0; else if (ena) begin Q<=Q+1; count=&Q; end endmodule<joyparkno> 上传 | 大小:248byte