文件名称:
基于Verilog HDL的通用UART模块设计与实现
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文件大小: 2mb
下载次数: 0
上传时间: 2021-01-12
详细说明：针对工业控制器等对异步串行通讯应用的广泛需求，基于Verilog HDL语言设计了一种波特率、校验类型、帧长度等参数可灵活配置的UART模块，并采用Modelsim进行了行为级的功能仿真。同时搭建了基于FPGA器件的硬件环境，采用CPLD器件的通讯插件对该UART模块进行了单板测试验证工作。测试结果表明：该UART模块完全能够基于不同结构的PLD器件完成功能设计目标。另外采用该UART模块在国产PLD器件上完成了24小时环回丢包测试，未出现数据错误情况，从而验证了该UART模块功能的有效性及设计的通用性。
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