[硬件开发] 数字控制LLC开关电源环路测试方法.docx

说明：通过在回路中注入小信号来分析整个回路的环路特性。注入DSP的信号由直流大信号和交流小信号组成。直流大信号主要为LLC提供稳定的工作点。
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[硬件开发] 数字控制LLC开发板学习板使用说明书.docx

说明：开发板设计采用半桥LLC拓扑结构。半桥LLC软开通技术具备众多优势，如MOS管工作在零电压开通，开通损耗小，副边二极管工作在零电流关断，反向恢复损耗小。相比以往模拟控制方式，数字控制方式简化电源外围分立器件，且具有较好的二次开发移植性。
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[硬件开发] 与非门设计异或门.docx

说明：通过与非门去设计异或门，通过去分析以及对于功能的需要，根据真值表去实现了表达式的化简，可以通过最后化简的过程去实现
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[硬件开发] UE Verilog语法高亮

说明：包含UEdit Verilog 语法高亮脚本，直接复制到安装目录的Wordfile中即可。 verilog2001.uew SystemVerilog.uew Verilog2001_SystemVerilog.uew
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[硬件开发] CAN_FD_Specifiaction.pdf

说明：CAN with Flexible Data-Rate Specification Version 1.0 released by BOSCH 额，找了好一段时间，34页，英文版本。可作为学习了解CANFD的人参考资料。
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[硬件开发] rk3288 8.1修改cpu序列号作为系统序列号.patch

说明：rk系统的系统序列号是经过算法转换而来的。RK3288 8.1修改将CPU 序列号作为系统序列号,解决原来的序列号可能出现相同的现象。
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[硬件开发] Qiangdaqi.rar

说明：功能：两位选手参加比赛，每人有10秒时间，十秒时间内无人抢答，则发出警告声响，持续三秒 其中一个人按键抢答后，数码管显示对应人的号码，并同时发出3s的声音。 一人抢答后，不允许另一个人抢答 实现平台：AC620开发板，quartus13.0，verilog
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[硬件开发] tft_eleclock.rar

说明：采用ac620板子，5.0tft显示屏 取模软件为PCtoLCD2002，16宽，每个字符8个像素点 quartus 13.0 verilog实现不是nios 实现功能：tft顶层显示图片，下面显示时间，，按键一二控制十分的加减，但是只有一位。
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[硬件开发] AC620_SDRAM_OV5642_TFT800__RGB_Y_boundary_extraction.rar

说明：在小梅哥早期程序版本修改，把边缘检测部分移植过去完成，亲测可用。 在梅哥发布的OV5640的版本上直接修改为OV5642，则出现只显示一帧问题，目前未解决。
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[硬件开发] l475_Usb_host_BT_2185_(DA_DD)最终版.rar

说明：主要想用北通的手柄做智能车使用 所以找了很多资料 调通了 大家可以简单地参考一下。
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[硬件开发] Synphony Model Compiler V2015.03压缩包1

说明：集成于MATLAB Simulink中的FPGA及ASIC算法开发工具，基于可视化方式，类似于Xilinx的System Generator或者Altera的DSP Builder。
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[硬件开发] Synphony Model Compiler V2015.03压缩包2

说明：Synphony Model Compiler是集成于MATLAB Simulink中的FPGA及ASIC算法开发工具，基于可视化方式，类似于Xilinx的System Generator或者Altera的DSP Builder。
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