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文件名称: SoC中模拟/数字信号电路设计签核问题的解决之道
  所属分类: 嵌入式
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  文件大小: 27kb
  下载次数: 0
  上传时间: 2009-06-22
  提 供 者: acc****
 详细说明: 数字设计师通常透过结合动态(如Verilog仿真)和静态(如Prime Time)工具来签核他们的设计时序性能,然后再将设计交付制造。然而,在系统单芯片(SoC)时代,我们必须问道:这就是开发出一款成功的SoC设计所需要的全部验证吗?但很不幸的,答案是否定的。 这是因为模拟和混合信号(A/MS)电路设计需要在电气级进行大量验证工作,尽管这部分的电路仅占SoC全部组件数的一小部分。如果我们不能尽可能地进行A/MS验证,最终就可能必须经过多次设计反复才能完成该项设计。此外,如果我们采用现有的方法来执行额外的验 证,我们就可能面临投片(tapeout)日期严重延迟的局面。后果如何呢?SoC实现目标应用会被延迟,而终端产品也就错过了最佳的市场时机。 ...展开收缩
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