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上传时间: 2012-02-29
详细说明： 详细的状态机设计 module FSM1 (clk, in1, rst, out1); input clk, rst, in1; output [2:0] out1; `define s0 3'b000 `define s1 3'b001 `define s2 3'b010 `define s3 3'b011 `define s4 3'b100 reg [2:0] out1; reg [2:0] state /* synthesis syn_encoding = "onehot" */; reg [2:0] next_state; always @(posedge clk or posedge rst) if (rst) state <= `s0; else state <= next_state; always @(state or in1) case (state) `s0 : begin out1 <= 3'b000; if (in1) next_state <= `s1; else next_state <= `s0; end `s1 : begin
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