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上传时间: 2009-07-31
详细说明： entity shi_fen_wu is port(clk:in std_logic; q:out std_logic); end; architecture a of shi_fen_wu is --variable cnt:std_logic; signal cnt4:integer range 0 to 1;------------- begin ------------------------------ process(clk) begin if clk'event and clk='1' then cnt4<=cnt4+1; end if; end process; ...展开收缩
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