FPGA三国志 FPGA 三国志-第一篇/不可不看的故事 CPLD 的时代我在12 年前，偶然接触

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详细说明： FPGA 三国志-第一篇/不可不看的故事 CPLD 的时代我在12 年前，偶然接触PLD,没有想到自己居然就在这个行当里安身下来。可是这个行业也的确是个飞速发展的行业，十多年过去后，从当初的接近十家主要供应商，到今天已经激烈搏杀后，只有差不多如论坛题目一样的，成为了今天三足鼎立的局面。想来想去，决定以这个名字作为论坛的主题。同时也和大家分享我多年来的一些经历和感受。全局布线，ISP,PLD,宏单元机构，成为PLD 市场必备的武器。 CPLD 时代，进入我国最早的供应商是Lattice，那个时候，也不是每个行业都用的了这种产品。首先，软件是需要收费的。这个和今天你可以轻松下载到免费的版本有很大的不同。另外，不同的授权，也决定你能使用不同的产品规模和设计语言。 90 年代中，是电信行业大发展的年代。同时也是专用应用领域大发展的时代。当时pld 是解决一个逻辑粘连的功能。同时由于Lattice 很早进入市场，推广很成功。全局布线池的结构，对于布局布线要求不高。一度时间，很多大的通信企业，研究所，都很快成为Lattice 的用户。但是，有句话说得好。“长江后浪推前浪，前浪死在沙滩上。”太早的成功也孕育着。安则危！ 94 年Alter a 已经有了一些用户。但是相对来说。还是很有局限性。另外过去的信息远远不可以与今天同日而语. 但是用过altera 的工程师，已经为他的界面和功能留下了深刻的印象。96 年是ALTERA 在中国发力追赶的开始。当然，乱世出英雄。当时的代理商是一家香港的公司。他们很快找出这种集成电路最好的销售和支持模式。并且这种从大洋那边继承过来的方式，经过适当的改良，的确收到很好的效果。代理商有专门负责的现场应用工程师。这种方式极大方便了设计者与供应商之间的信息交流。在推广初期是否有技术支持，变得非常重要。这个时期在整个中国市场上涌现出很多非常优秀的现场技术工程师。今天已经有很多人成为这个行业的领军人物。 Lattice 首开ISP 技术先河，也就是今天常说的在线可编程，给所有设计者带来很大的方便。芯片在电路板上，可以直接编程调试。不用每次拔插芯片，再通过紫外线来擦写要方便得多。这个时候，Lattice 还是明显占有上风的。毕竟先入为主嘛。当时主要的型号集中在Lattice ispLSI1032, 1016, Altera 的EPM7128E, 不过Altera 已经做好了准备，因为，Altera 毕竟是pld 的发明者。而且也是最早采用Windows 平台的开发工具。在美国市场上占有先机。他不会轻易放弃这样一个市场当时的应用在电信领域主要是将之前的74 系列的一些单元进行集成。同时加入一些控制功能。不过这个时期的产品结构都是采用mc 单元结构。每个mc 实际上就是相当于32 到36 个与非门，以Altera EPM3032 为例就是认为有32*30 到256*30，大致就是7000 门左右，因此产品命名为MAX7000，但是当时的设计很多还在大量应用异步设计。因此，电路的结构如果能导致利用率的上升，将是更加有竞争力的表现。MC 的结构就是采用先组合，后时序多个时钟输入结构。Lattice 是用4 个宏单元一组。altera 采用 8 个一组。而且，altera 在利用率上，稍微占有上风。同时Altera 当时的maxplusII 的良好界面。在97，98 年的两年时间里，已经奠定在中国的基础。更深层次，Altera 已经看到未来市场的需求，前面说到，成功太早有时候也不是好事。在MAX7000 的铺垫下，Altera 已经有了进攻Xilinx 的武器，可Altera 一致宣称那不是FPGA,换以一个更加中性的名字‐‐‐CPLD（复杂可编程逻辑器件）。那什么是Altera 的武器呢。FLEX8000! 他的出现是Altera 奠定今天可以和xilinx 平分秋色的基础。在1996，97 年，成都，西安多家做专业领域的公司和研究单位，也使用了一些Actel，Actel 的产品和那个时候的Quicklogic 来说，都是属于Antifuse 的技术。使用他的最大好处在当时就是有防止辐射，就是说在航空产品中可以用。但是需要你认真的仿真。如果你烧入进去设计，就只能换下一片了。而且为了烧断里面的熔丝，第三方的编程器支持的也不多。但是他们有些军用温度的产品。还是在这个领域有不错的口碑。 Actel 当时的策略结构是，基本上和他们现在的论调也非常一致，就是精细颗粒，所有的DFF，还是可以靠独立的门来搭建。这个在他早先的A1020 等产品系列上可以看到。而且芯片上有一部分是组合逻辑区，有一部分是时序逻辑区。另外他们的软件也是多家EDA 工具的组合。特别是库的一致性不是特别通用。 Quicklogic 的产品是FPGA 公司中最早嵌入Synplify 的商家，而且他们的LE 结构是基于Mux 的，底层的layout 也可以清晰看到路由，资源消耗。输入法和库的建立很特别。但是也存在上面的问题。产品好像是QLxxx 的，我还去应聘过一次这家公司，因为他们最早采用Synplify。而且，当时我已经感觉Synplify 和雷昂纳多（拼写忘记了），以及exzampler？？这个拼写也有问题。我在做FAE 的时候，总是用这3 个工具都综合一次，看他们哪个强。后来证明是对的。Sy 是最平均的，而且简单的优点傻瓜。遗憾他也在今年被Synopsys 收购了。现在Quicklogic 也专注一些细分市场。为什么要这样的结构‐先组合，后时序多个时钟输入随着科技的进步，有很多人已经忘记了很多细节，当然，我们也要遵循一个原则。难事做易，大事做细！就像朱熹说的‐‐“问渠哪得清如许，为有源头活水来“，如果你不知道原理，碰到重要的问题，或者是设计的时候，即使成功，也是不知不觉成功，同样呢，也是不知不觉失败。拉回话题，当你设计一个扫描电路的时候，例如，你可以采用一个时钟，输入一个计数器，然后计数器的输出，再驱动一个译码器，这样你的电路就出来了。当然事情完成了一半。功能实现了，但是，有没有更好的办法。后者换句话说。有没有适合PLD 的方法。实际上用另外一个角度看，这个设计是典型的，先时序模块，才是组合电路。这个实际上，不是很和PLD 本身的结构相符。还有一个问题时，随着电路速度的提高，每个译码输出之间的抖动也成为问题。就是输出的不一样的。从资源的角度来说，一个计数器，要3 各单元。一个译码器，由于有8 个输出，还是需要8 各单元。但是如果用一个移位寄存器的方式，可以只需要8 个单元。或者用状态机的方式实现，也是消耗同样的资源。可是，输出都是由于同一个时钟锁定，每个输出的延迟也比较一致。另外，当时对总线数据的译码是经常有的事情，因此，每个单元的扇入数量都是很高的。都有30 个以上。因此，你设计的时候，要有两个思想：用同步设计模式，用先组合后时序的模式。后来的Xilinx 的95 系列更是将扇入系数扩大到90 个。也是这个原因。当时PLD 厂商比较的也是这些指标。 ...展开收缩

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