文件名称:
Verilog_HDL模型（门级_RTL级_算法级_系统级）
开发工具:
文件大小: 307kb
下载次数: 0
上传时间: 2013-05-10
详细说明： Verilog模型可以是实际电路不同级别的抽象。所谓不同的抽象级别，实际上是指同一个物理电路，可以在不同的层次上用Verilog语言来描述它，如果只从行为和功能的角度来描述某一电路模块，就称为行为模块；如果从电路结构的角度来描述该电路模块，就称为结构模块。抽象的级别和它们对应的模块类型常可以分为以下5种 (1) 系统级(system) //行为级 (2) 算法级(algorithmic) //行为级 (3) RTL级(RegisterTransferLevel): //行为级 (4) 门级(gate-level): //结构级 (5) 开关级(switch-level) 系统级、算法级和RTL级是属于行为级的，门级是属于结构级的
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