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上传时间: 2014-09-05
详细说明： module KEY(CLK, RESET, ADD, MINUS, KEY_IN, SIGN, HOUR_EN, MINUTE_EN, SECOND_EN, KEY_OUT ); //输入输出信号 input CLK; input RESET; input [3:0]KEY_IN; input [1:0]SIGN; output reg ADD; output reg MINUS; output reg HOUR_EN; output reg MINUTE_EN; output reg SECOND_EN; output reg[3:0]KEY_OUT; //寄存器定义 reg [19:0]CNT; wire [3:0]KEY_SCAN; wire [3:0]KEY_LOW; reg [3:0]KEY_SAMP; reg [3:0]KEY_SAMP_R; reg [3:0]KEY_RST; reg [3:0]KEY_RST_R; //逻辑部分 always@(posedge CLK or negedge RESET) begin if(!RESET) KEY_SAMP<=4'b1111; else KEY_SAMP<=KEY_IN; end always@(posedge CLK or negedge RESET) begin if(!RESET) KEY_SAMP_R<=4'b1111; else KEY_SAMP_R<=KEY_SAMP; end assign KEY_SCAN=KEY_SAMP_R&(~KEY_SAMP); always@(posedge CLK or negedge RESET) begin if(!RESET) CNT<=20'h0; else if(KEY_SCAN) CNT<=20'h0; else CNT<=CNT+1'b1; end always@(posedge CLK or negedge RESET) begin if(!RESET) KEY_RST<=4'b1111; else if(CNT==20'hfffff) KEY_RST<=KEY_IN; end always@(posedge CLK or negedge RESET) begin if(!RESET) KEY_RST_R<=2'b11; else KEY_RST_R<=KEY_RST; end assign KEY_LOW=KEY_RST_R&(~KEY_RST); always@(posedge CLK or negedge RESET) begin if(!RESET) begin KEY_OUT<=4'b0000; ADD<=1'b1; MINUS<=1'b1; HOUR_EN<=1'b1; SECOND_EN<=1'b1; MINUTE_EN<=1'b1; end else case (KEY_LOW) 4'b0001: begin if(SIGN==2'b00) KEY_OUT<=4'b0011; else if(SIGN==2'b01) KEY_OUT<=4'b0111; else if(SIGN==2'b10) KEY_OUT<=4'b1011; else if(SIGN==2'b11) KEY_OUT<=4'b0000; end 4'b0010: begin if(SIGN==2'b11) begin if(ADD==1'b1) ADD<=1'b0; else ADD<=1'b1; end else KEY_OUT<=KEY_OUT+1'b1; end 4'b0100: begin if(SIGN==2'b11) MINUS<=!MINUS; else KEY_OUT<=KEY_OUT-1'b1; end 4'b1000: begin if(SIGN==2'b11) begin if({HOUR_EN ,SECOND_EN,MINUTE_EN}==3'b111) begin HOUR_EN<=1'b1;MINUTE_EN<=1'b1;SECOND_EN<=1'b0; end else if(SECOND_EN==1'b0) begin HOUR_EN<=1'b1;MINUTE_EN<=1'b0;SECOND_EN<=1'b1; end else if(MINUTE_EN==1'b0) begin HOUR_EN<=1'b0;MINUTE_EN<=1'b1;SECOND_EN<=1'b1; end else if(HOUR_EN==1'b0) begin HOUR_EN<=1'b1;SECOND_EN<=1'b1;MINUTE_EN<=1'b1; end end else begin HOUR_EN<=1'b1;SECOND_EN<=1'b1;MINUTE_EN<=1'b1; end end default; endcase end endmodule ...展开收缩
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